Arquitectura de Computadores

Transcripción

1 Arquitectura de Computadores 1. Introducción 2. La CPU 3. Lenguaje Máquina 4. La Memoria 5. Sistemas de Entrada/Salida 6. Segmentación (Pipeline) 7. Memoria Caché 8. Arquitecturas RISC Arquitectura de Computadores Sistemas de E/S - 1

2 Estructura de un Sistema de E/S CPU Memoria Controlador de Vídeo Controlador de Teclado Controlador de Disquete Controlador Impresora Buses de dirección, datos y control Controlador de Discos DD1 DD2 Arquitectura de Computadores Sistemas de E/S - 2

3 ...Estructura de un Sistema de E/S CPU Controlador Comandos Estado Datos Dispositivo Arquitectura de Computadores Sistemas de E/S - 3

4 Cometido de un Controlador Funciones de un Controlador de Dispositivo Control y temporización del flujo de datos Comunicación con la CPU - Decodificación de comandos - Intercambio de datos con la CPU - Informar del estado del dispositivo - Reconocimiento de la dirección del dispositivo Comunicación con el dispositivo Almacenamiento temporal de datos (buffer) Detección de errores Arquitectura de Computadores Sistemas de E/S - 4

5 Estructura del Software de E/S Los programas implicados en la E/S deben proporcionar: Independencia del dispositivo Gestión de errores cercano al hardware Reparto y protección de dispositivos Arquitectura de Computadores Sistemas de E/S - 5

6 ...Estructura del Software de E/S Procesos de usuario SW. independiente de dispositivo Manejador de dispositivo (Driver) Manejador de Interrupciones (RTI) Sistema Operativo int. Controlador del dispositivo Hardware DD1 Arquitectura de Computadores Sistemas de E/S - 6

7 Acceso a los Dispositivos de E/S Direccionamiento de la E/S E/S Explícita E/S Mapeada Espacios de direccionamiento separados Un único espacio de direccionamiento Arquitectura de Computadores Sistemas de E/S - 7

8 ...Espacio de Direcciones de E/S E/S Explícita Intel: Instrucciones explícitas de E/S IN (AX, FFF4); OUT (AX, FFF6); PowerPC: Registro de control para conmutar de espacio de direccionamiento E/S Mapeada 68000: Instrucciones normales MOVE.B $EFFA07,D0 MOVE.B D0,$EFFA07 Arquitectura de Computadores Sistemas de E/S - 8

9 La comunicación entre CPU y dispositivo se realiza en 2 fases Métodos de Entrada/Salida 1º Sincronización CPU - Dispositivo 2º Transferencia del Dato Estos 2 pasos pueden realizarse: Por Polling Por Interrupciones Por DMA SW. HW. Baja Alta Polling Interrupciones DMA Sincronización SW-CPU HW. HW. Transferencia SW-CPU SW-CPU HW. Arquitectura de Computadores Sistemas de E/S - 9

10 Métodos de E/S E/S por Sondeo (polling) Lectura de Teclado y Eco por Pantalla repeat Esperar a que se pulse una tecla; Leer la tecla (carácter) pulsada; Esperar a que la pantalla esté lista; Enviar carácter a la pantalla; until false; Arquitectura de Computadores Sistemas de E/S - 10

11 Métodos de E/S...E/S por Sondeo (polling) Lectura de Teclado y Eco por Pantalla inic_es rts env_car btst.b #2,SRA beq env_car move.b D5,TBA rts rec_car btst.b #0,SRA beq rec_car move.b RBA,D5 rts Inicio bsr inic_es Bucle bsr rec_car bsr env_car bra bucle Arquitectura de Computadores Sistemas de E/S - 11

12 Métodos de E/S...E/S por Sondeo (polling) Inconvenientes de la E/S por polling El dispositivo no puede actuar cuando lo necesita sino sólo cuando le atienden. Se realiza espera activa. Arquitectura de Computadores Sistemas de E/S - 12

13 Métodos de E/S... Qué Es una Interrupción? Flujo Normal de Ejecución R T I DD1 1 Int... MOV AX,BX CMP AX, IN AX MOV AX,BX MOV 0,AX OUT FFF4... IRET Arquitectura de Computadores Sistemas de E/S - 13

14 Métodos de E/S Vectores de Interrupción (256)... Qué Es una Interrupción? Memoria Principal Dir R T I 0 Dir R T I 1 Dir R T I 2 Dir R T I 3 Dir R T I 4... Sistema Operativo R T I 3 R T I 2 R T I 1 Arquitectura de Computadores Sistemas de E/S - 14

15 Métodos de E/S Tipos de Interrupciones Tipos de Interrupciones (Excepciones, Traps) - Externas (asíncronas) - Internas (síncronas) - Anomalías en instrucciones - Instr. ilegal - Bus error - Div. por cero - Overflow - Interrupciones Software -Trap #7 Arquitectura de Computadores Sistemas de E/S - 15

16 Métodos de E/S Petición de Interrupción Cuántas patas hay para comunicarle interrupciones a la CPU? CPU MC BERR INTR BERR* IPL0* RESET NMI RESET* HALT* IPL1* IPL2* Arquitectura de Computadores Sistemas de E/S - 16

17 Métodos de E/S...Petición de Interrupción Cómo se atienden varias interrupciones simultáneas? CPU 5 2 INTR INTA 3 4 P I C Lógica de Prioridades IRQ0 IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ Arquitectura de Computadores Sistemas de E/S - 17

18 Enmascaramiento de Interrupciones Siempre hay que atender a las interrupciones? No Enmascarables - Reset (RESET) - Error de Bus (BERR) - NMI (NMI) Interrupciones Enmascarables ENABLE DISABLE Flag en Reg. Estado Arquitectura de Computadores Sistemas de E/S - 18

19 Métodos de E/S...Petición de Interrupción Se puede inhibir un nivel concreto de interrupciones? CPU INTR INTA Lógica de Prioridades Máscara de Interrupciones P I C Arquitectura de Computadores Sistemas de E/S - 19

20 Interrupciones Aceptación Aceptación y Tratamiento 1. Extraer instrucción 2. Actualizar PC 3. Decodificar instrucción 4. Ejecutar instrucción no IF = 1? no NMI? si no INTR Activada? si si Tratamiento de Interrupción Arquitectura de Computadores Sistemas de E/S - 20

21 Interrupciones 1. SR y PC Pila...Aceptación y Tratamiento Tratamiento 2. Inhibir interrupciones (IF = 0) 3. Activar INTA 4. El PIC desactiva INTR 5. El PIC pone el nº de vector de la int. en bus de datos 6. La CPU lee del bus de datos el nº del vector de int. 7. La CPU calcula la dir. del vector de interrupción 8. Vector de int. PC 9. Toma control la RTI correspondiente 10. Al finalizar la RTI, se ejecuta una instr. IRET - POP PC - POP SR Interrupciones permitidas 11. Continúa el programa interrumpido Arquitectura de Computadores Sistemas de E/S - 21

22 Interrupciones Aceptación en el MC Aceptación y Tratamiento 1. Extraer instrucción 2. Actualizar PC 3. Decodificar instrucción 4. Ejecutar instrucción no IPL > I 0 -I 2? si no IPL=7? si Tratamiento de Interrupción Arquitectura de Computadores Sistemas de E/S - 22

23 Interrupciones...Aceptación y Tratamiento 1. SR Registro temporal 2. Inhibir interrupciones (IPL 0 -IPL 2 I 0 -I 2 ) Paso a Modo Supervisor 3. SR temporal y PC Pila (SSP) 4. Atender interrupción (111 FC 0 -FC 2 ) IPL 0 -IPL 2 A 1 -A 3 Tratamiento en el MC El PIC desactiva IPL 0 -IPL 2 6. El PIC pone el nº de vector de la int. en bus de datos 7. La CPU lee del bus de datos el nº del vector de int. 8. La CPU calcula la dir. del vector de interrupción 9. Vector de int. PC 10. Toma control la RTI correspondiente 11. Al finalizar la RTI, se ejecuta una instr. RTE - POP PC - POP SR Interrupciones permitidas 12. Continua el programa interrumpido Arquitectura de Computadores Sistemas de E/S - 23

24 Ejemplo de E/S por Interrupción MC FC 0 FC 1 FC 2 INTA* Controlador de Teclado AS* UDS*/LDS* Lógica de Decodificación CS* Reg. Comando D 0 -D 15 A 1 -A 23 IPL 0 * IPL 1 * IPL 2 * 1 1 A1 -A 3 Reg. Estado Reg. Datos INT D 0 -D 7 A 0 -A 2 A 1 -A 23 D 0 -D 15 D 0 -D 7 Arquitectura de Computadores Sistemas de E/S - 24

25 ...Ejemplo de E/S por Interrupción Lectura de Teclado y Eco por Pantalla Entrada Interrupciones Salida Polling inicio move.b #% ,MR1A move.b #% ,MR2A move.b #% ,CSRA move.b #% ,CRA move.b #$40,IVR move.l #rutint,$40*4 andi.w #% ,SR move.b #% ,IMR tarea bra tarea rutint move.b RBA,D0 esp btst.b #2,SRA beq esp move.b D0,TBA rte Arquitectura de Computadores Sistemas de E/S - 25

26 Métodos de E/S E/S por DMA (Direct Memory Access) Polling Interrupciones MOVE PUERTO_DATOS,R0 + Actualizar puntero buffer E/S + Llevar la cuenta Nº bytes transferidos + Si INTS. Salvar y restaurar SR y PC Problemas! Velocidad Máxima Limitada La CPU no puede dedicarse a otra tarea Arquitectura de Computadores Sistemas de E/S - 26

27 Métodos de E/S...E/S por DMA 100/s int. R T I µs E-S/S int. 100 µs CPU ocupada el 1% en operaciones E/S 1 byte /64 µs bytes /s R T I 100 µs! CPU ocupada el 156% del tiempo en operaciones E/S Polling Arquitectura de Computadores Sistemas de E/S - 27

28 Métodos de E/S...E/S por DMA DD2 1 byte /8 µs bytes/s R T I! CPU ocupada el 1.250% del tiempo en operaciones E/S 100 µs Direct Memory SOLUCIÓN Access Arquitectura de Computadores Sistemas de E/S - 28

29 Métodos de E/S...E/S por DMA Datos D 0 -D 7 INT* BREQ* BGRN* D 0 -D 7 HRQ HLDA EOP* DREQ INT D 0 -D 7 TC DREQ D 0 -D 7 R A M 64 Kx8 C P U AS MEM/IO R/W A 0 -A 15 DMA 8237 DACK MR* MW* DACK* A 0 FDC 8272 A 0 -A 15 OE* A 0 -A 15 IOR*IOW* CS* R* W* CS* WE* CS* IOR* IOW* MR* MW* Direcciones Arquitectura de Computadores Sistemas de E/S - 29

30 E/S por DMA Ejecución sin DMA Políticas de Reparto del Bus RELOJ Instr. 1 Instr. 2 Instr. 3 Instr. 4 Instr. 5 Al disponer de DMA hay que compartir la posesión del bus entre la CPU y el controlador de DMA! Política de Reparto Arquitectura de Computadores Sistemas de E/S - 30

31 E/S por DMA...Políticas de Reparto del Bus Transferencia de Bloque CPU DMA Robo de Ciclo CPU DMA RELOJ Instr. 1 Instr. 2 Instr. 3 Instr. 4 DMA DMA DMA Instr. 1 Instr. 2 Instr. 3 Instr. 4 DMA DMA DMA Bus Transparente CPU DMA Instr. 1 Instr. 2 DMA DMA Instr. 3 DMA DMA Instr. 4 DMA Arquitectura de Computadores Sistemas de E/S - 31

32 Los Tres Esquemas de E/S Polling Comando Lectura a controlador E/S CPU E/S Proceso de Lectura Leer estado del controlador E/S E/S CPU No Preparado Comprobar estado Preparado Leer palabra del controlador E/S E/S CPU Error Escribir palabra en memoria CPU Mem. No Fin lect.? Si Siguiente instrucción Arquitectura de Computadores Sistemas de E/S - 32

33 Los Tres Esquemas de E/S Interrupciones Comando Lectura a controlador E/S Leer estado del controlador E/S CPU E/S Hacer otra cosa Interrupción E/S CPU Proceso de Lectura Comprobar estado Preparado Leer palabra del controlador E/S E/S CPU Error Escribir palabra en memoria CPU Mem. No Fin lect.? Si Siguiente instrucción Arquitectura de Computadores Sistemas de E/S - 33

34 Los Tres Esquemas de E/S Direct Memory Access Proceso de Lectura Comando Leer Bloque a controlador DMA CPU DMA Hacer otra cosa Leer estado del controlador DMA Interrupción DMA CPU Siguiente instrucción Arquitectura de Computadores Sistemas de E/S - 34