Lab 1: Representación de señales en System Generator

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1 Introducción Objetivos Lab 1: Representación de señales en System Generator Este laboratorio guia al asistente a través de las herramientas System Generator y Simulink para analizar la representación de números en System Generator Después de completer este laboratorio, el alumno sera capaz de: Crear un diseño en System Generator y realizar la simulación en MATLAB Aprender como System Generator interpreta una señal (números) mediante bloques Gateway In- Out Estar familiarizado con el entorno de desarrollo de Simulink y System Generator Descripción del diseño Crear un modelo en Simulink que permita visualizar como son tratadas las señales en System Generator. Principalmente se trabajará con bloques tipo Gateways, el diagrama para este modelo se muestra en la figura A. Señales reales (doble precisión) Gate Ways IN Gate Ways OUT Salida: Representación System Generator Configuración de parámetros Figura A. Diagrama conceptual para probar la representación de señales en SG 2-1

2 Procedimiento En esta sección el asistente encontrará todos los pasos necesarios para realizar el laboratorio. El procedimiento incluye los siguientes pasos principales: 1. Crear un nuevo modelo Simulink 2. Realizar diagrama esquemático (colocación, configuración e interconexión de bloques ) 3. Simular el diseño usando MATLAB Cada paso principal del procedimiento es indicado por el ícono. Cada paso a su vez tiene instrucciones específicas para alcanzar el objetivo final. Cuando se pida alguna información al asistente o que responda ciertas preguntas aparecerá el ícono? Paso 1. Crear un nuevo modelo Simulink Abrir Xilinx System Generator mediante MATLAB y crear un nuevo modelo Simulink. ❶ Abrir System Generator ❷ Seleccionar en la ventana Current Directory la carpeta de trabajo Work\Lab_user (e.g. $MATLAB\work\Lab_user) tal y como se muestra en la figura 1-1. Si la carpeta Lab_user no existe entonces crear una nueva. En la carpeta Lab_user estarán todos los laboratorios hechos por el usuario. Figura 1-1. Seleccionando la carpeta de trabajo como Current Directory ❸ Crear una nueva carpeta llamada Lab1 y convertirla en el current directory (i.e. Current Directory = $MATLAB\work\Lab_user\Lab1) ❹ Ir a la ventana de Simulink Library Browser y seleccionar el botón New Model. A continuación se abrirá una hoja en blanco en donde se captura el modelo Simulink. Figura 1-2. Crear un nuevo modelo Simulink 2-2

3 ❺ En la ventana del nuevo modelo ir al menú Simulation Configuration Parameters Colocar las siguientes configuraciones: Start time: 0 Final time: 10 Type: Fixed-step Solver: discrete (no continuous state) Fixed-step size: 0.01 Click <OK> ❻ Guardar el modelo como lab1.mdl Paso 2. Realizar diagrama esquemático Una vez creado el nuevo modelo el siguiente paso es crear el diseño mediante bloques de System Generator y Simulink. Este paso incluye la colocación, configuración e interconexión de los bloques. ❶ En la ventana Simulink Library Browser. En la librería Sources, agregar 1 bloque Constant y 1 bloque Sine Wave. En la librería Sinks, agregar 3 bloques Display y 1 bloque Scope (figura 2-1). Figura 2-1. Agregando bloques de Simulink ❷ El siguiente paso es agregar los bloques de System Generator. En la ventana Simulink Library Browser. Expandir el Xilinx Blockset y dar click en Index, en donde aparecerán todos los bloques de System Generator disponibles para realizar diseños con FPGAs (figura 2-2). 2-3

4 Figura 2-2. Xilinx Blockset ❸ Del Xilinx Blockset agregar 1 bloque System Generator, 4 bloques Gateway In y 4 bloques Gateway Out (figura 2-3). Figura 2-3. Agregando bloques de Xilinx ❹ Realizar las interconexiones entre los bloques tal y como se muestra en la figura 2-4. Hasta este momento se tiene un modelo completo en System Generator. 2-4

5 Figura 2-4. Agregando las interconexiones Paso 3. Simular el diseño usando MATLAB El siguiente paso consiste en verificar el comportamiento del diseño en la simulación. Para lograr esto se utilizan las herramientas de simulación de MATLAB ❶ El siguiente paso es configurar los parámetros de cada uno de los bloques del sistema y verificar el comportamiento de las señales. La simulación se logra dando click en el botón Start Simulation y colocando el tiempo de simulación en el cuadro de diálogo, que para este caso siempre será 10 seg.? 1. Configurar los siguientes bloques y contestar las preguntas: Constant Value: 5 Gateway In Output type: Boolean Number of bits: 3 Binary point: 0 Number of bits: 3 Binary point: 0 Output type: Unsigned Number of bits: 3 Binary point: 0 Justifique los resultados realizando las conversiones correspondientes 2-5

6 Para el tipo de dato Boolean, Para que valores el resultado es 0 y para cuales el resultado es 1?, realice algunos cambios al bloque constante si es necesario. 2. Configurar los siguientes bloques y contestar las preguntas: Output type: Unsigned Coloque la constante = 1.9, -1.9, Justifique los resultados realizando las conversiones correspondientes 3. Configurar los siguientes bloques y contestar las preguntas: Quantization: Round Overflow: Wrap Quantization: Truncate Overflow: Wrap Coloque los siguientes valores a la constante = -1.8, Justifique los resultados realizando las conversiones correspondientes Coloque los siguientes valores a la constante = 1.2, 0.9. Justifique los resultados realizando las conversiones correspondientes De acuerdo a lo observado, Qué es lo que hacen las opciones de Round y Truncate en la cuantización? 4. Configurar los siguientes bloques y contestar las preguntas: Quantization: Truncate Overflow: Wrap 2-6

7 Quantization: Truncate Overflow: Saturate Coloque los siguientes valores a la constante = 2.5, Justifique los resultados realizando las conversiones correspondientes Coloque los siguientes valores a la constante = -2.5, Justifique los resultados realizando las conversiones correspondientes De acuerdo a lo observado, Qué es lo que hacen las opciones de Wrap y Saturate en el sobreflujo? 5. Configurar los siguientes bloques y contestar las preguntas: Sine Wave Sine type: Time based Amplitude: 1 Bias: 0 Frecuency: 1 (rad/sec) Gateway In3 Number of bits: 8 Binary point: 2 Quantization: Truncate Overflow: Wrap Analice los valores arrojados por el bloque Scope. Justifique los resultados realizando las conversiones correspondientes Si se aumenta el Binary point = 6, Se resuelve el problema de representación de la señal senoidal? Cambiar el Sample period = 0.5 tanto del bloque System Generator como del Gateway In3. Explique los resultados observados Cambiar el Sample period = 0.1 tanto del bloque System Generator como del Gateway In3. Explique los resultados observados 6. Realizar los cambios necesarios para representar una señal senoidal de 0.5 Hz. Representar la onda con un formato Fix_6_2. Utilice la fórmula Rad = f / 2π 2-7

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