Simulación avanzada con TestBench en HDL. Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera.

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1 Simulación avanzada con Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera.

2 Desc. del Problema Descripción HDL Synthesis Place and Route / Fit 2

3 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 3

4 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 4

5 Every time you breath, you verify. Nizar Abdallah, Actel Corp. 5

6 Desc. del Problema I/O Esperadas Descripción HDL Estímulos HDL Synthesis Simulación Place and Route / Fit Simulación Simulación 6

7 Qué es un TestBench? 7

8 8

9

10 HDL HDL HDL o VHDL AMS VHDL AMS VHDL AMS 10

11 VHDL Secuencia de 1 y a_i b_i c_i TestBench UUT (o DUT) Full Adder s_o c_o 11

12 TestBench VHDL Secuencia de 1 y 0 / 32 / 32 UUT Multiplicador / 32 bits x 32 bits 12

13 TestBench VHDL Secuencia de 1 y 0 / 32 / 32 UUT Multiplicador 32 bits x 32 bits / 64 Posibles Combinaciones para las entradas 232 * 232 = * 214 =

14 TestBench VHDL Secuencia de 1 y 0 / 32 / 32 UUT Multiplicador 32 bits x 32 bits / 64 Por qué simular todos los valores? Mult <= A * B; Sum <= A + B; 14

15 TestBench VHDL Secuencia de 1 y 0 / 14 / 14 Chequea resultados UUT Multiplicador 14 bits x 14 bits / 28 15

16 Qué hay dentro de un TestBench? 16

17 Entidad del TestBench library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity fa_tb is end entity; Ejemplo: FullAdder 17

18 Arquitectura del TestBench (I) architecture fa_arch_tb of fa_tb is Defino el componente component fa is port ( A_i : in std_logic; B_i : in std_logic; C_i : in std_logic; S_o : out std_logic; C_o : out std_logic ); end component;... Ejemplo: FullAdder 18

19 Arquitectura del TestBench (II)... Defino Señales de Interconexion. signal A_i : std_logic; signal B_i : std_logic; signal C_i : std_logic; signal S_o : std_logic; signal C_o : std_logic; Otras Declaraciones... Ejemplo: FullAdder 19

20 Arquitectura del TestBench (III)... begin Instanciar el componente fa fa1: fa port map ( A_i => A_i, B_i => B_i, C_i => C_i, S_o => S_o, C_o => C_o); Aplicamos los vectores de prueba, asignaciones manuales, archivo de test... end architecture fa_arch_tb; Ejemplo: FullAdder 20

21 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 21

22 Generación de Estímulos - Asignaciones Manuales - Manualmente escribo los valores (y su duración en el tiempo) de las entradas (opc. de las salidas). - Ejecuto el TestBench para un tiempo específico. - Veo los resultados en la forma de onda o por consola. Andrés Miguel Airabella A. M. AirabellaAguilera - F. Aguilera Facundo 22

23 Generación de Estímulos - Asignaciones Manuales Uncloked: process begin D_i <= '0'; RESET_i <= '1'; wait for 230 ns; Reset RESET_i <= '0'; wait for 170 ns; No Reset D_i <= '1'; wait for 160 ns; D_i <= '0'; wait for 260 ns;... 23

24 24

25 25

26 26

27 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 27

28 Loop i++ señal1(i) señal2(i) señal3(i) UUT 28

29 Retardo Clock < Loop i++ señal1(i) señal2(i) señal3(i) UUT 29

30 Loop DUT j++ i++ a=i b=j a b Sumador 7 bits sum Esperados 30

31 \ 7 \ 7 A_i B_i rca C_i S_o C_o 31

32 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.numeric_std.all; use std.textio.all; entity rca_tb is end entity; architecture rca_arch_tb of rca_tb is Defino el componente component rca is generic (size : integer :=2); port ( A_i : in std_logic_vector(size 1 downto 0); B_i : in std_logic_vector(size 1 downto 0); C_i : in std_logic; S_o : out std_logic_vector(size 1 downto 0); C_o : out std_logic); end component; 32

33 Defino Seniales de Interconexion. signal A_i : std_logic_vector(6 downto 0); signal B_i : std_logic_vector(6 downto 0); signal C_i : std_logic; signal S_o : std_logic_vector(6 downto 0); signal C_o : std_logic; begin Instanciar el componente rca rca1: rca generic map (7) port map( A_i => A_i, B_i => B_i, C_i => C_i, S_o => S_o, C_o => C_o); 33

34 testeo: process variable suma_integer : integer := 0; variable suma_unsigned : unsigned (7 downto 0); variable s : line; variable errors : boolean := false; begin for i in 0 to 2**7 1 loop for j in 0 to 2**7 1 loop for k in 0 to 1 loop A_i <= std_logic_vector(to_unsigned(i,7)); B_i <= std_logic_vector(to_unsigned(j,7)); if k = 1 then C_i <= '1'; else C_i <= '0'; end if; wait for 50 ns; 34

35 suma_unsigned := to_unsigned(i + j + k, 8); suma_integer := i + j + k; write(s, string'("sumando ")); write(s, i); write(s, string'(" + ")); write(s, j); write(s, string'(" con Carry ")); write(s, k); writeline(output,s); Chequeo Carry if C_o = std_logic(suma_unsigned(7)) then write(s, string'("carry Ok")); writeline(output,s); else write(s, string'("error de Carry. Se esperaba ")); write(s, k); writeline(output,s); errors := true; end if; 35

36 Chequeo Suma if std_logic_vector(suma_unsigned(6 downto 0)) = S_o then write(s, string'("suma Ok")); writeline(output,s); else write(s, string'("error de Suma. Se esperaba ")); write(s, suma_integer); writeline(output,s); errors := true; end if; if errors then exit; end if; end loop; if errors then exit; end if; end loop; if errors then exit; end if; end loop; wait; Archivos rca*.*36

37 k++ j++ i++ a=i b =j... DUT Esperados 37

38 Descripción 1 Descripción HDL HDL k++ j++ 2 Synthesis Synthesis i++ a=i b =j... Place and Place 3 Route /and Route /Fit Fit DUT Esperados 38

39 Test 1 j++ i++ A(i,j) = <<i B(i,j) = <<j Multiplicador Test 2 j++ i++ n bits A(i,j)=test2(i,j) B(i,j)=test2(i,j) 39

40 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 40

41 Bucles con vectores de prueba - Genero un ARREGLO de VECTORES con valores para las entradas (op. para las salidas también). Declaración de Tipo test_vector A_i B_i C_i S_o C_o Declaro Tipo Vector de Test type test_vector is record A_i : std_logic; B_i : std_logic; C_i : std_logic; S_o : std_logic; C_o : std_logic; end record; 41

42 Bucles con vectores de prueba - Genero un ARREGLO de VECTORES con valores para las entradas (op. para las salidas también). Declaro Tipo Arreglo de Vectores de Test type test_vector_array is array(natural range<>) of test_vector; A_i B_i C_i S_o C_o Posición n Posición n

43 Bucles con vectores de prueba - Genero un ARREGLO de VECTORES con valores para las entradas (op. para las salidas también). Declaro y lleno un arreglo constante de valores. constant t_v : test_vector_array := ( Formo todas las combinaciones posibles para las E/S (A_i => '0', B_i => '0', C_i => '0', S_o => '0', C_O => '0'), (A_i => '0', B_i => '0', C_i => '1', S_o => '1', C_O => '0'),... 43

44 Bucles con vectores de prueba - En un for in loop recorro todos los valores del ARREGLO y se los voy asignando al UUT (o DUT). for i in t_v'range loop Leer el valor del vector i vector := t_v(i); Asigno a las seniales correspondientes A_i <= vector.a_i; B_i <= vector.b_i; C_i <= vector.c_i;... 44

45 Bucles con vectores de prueba - Veo los resultados en la forma de onda o chequeo directamente en el TestBench. 45

46 Bucles con vectores de prueba - Genero un ARREGLO de VECTORES con valores para las entradas (op. para las salidas también). - En un for in loop recorro todos los valores del ARREGLO y se los voy asignando al UUT (o DUT). - Veo los resultados en la forma de onda o chequeo directamente en el TestBench. 46

47 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 47

48 Escenario real Señales eléctricas PLD o PLD Componente Otro Comunicación dispositivo 48

49 Escenario real Señales eléctricas PLD o PLD Componente Comunicación 49

50 TestBench Componente Estímulos DUT Comunicación virtual (VHDL) 50

51 Estímulos Caso Clock Procedimientos DUT Asignaciones ADC EJEMPLO EJEMPLO 51

52 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 52

53 TestBench Salida.txt,.dat... DUT Estimulos.txt,.dat Lectura Escritura... Archivos Archivos Reporte Test 53

54 Estimulos Lectura.txt Archivos use std.textio.all;... file vector_file : text is in "estimulos.txt";... read(l: line, Valor: character, Valid: boolean); 54

55 use std.textio.all;... Escritura Archivos Salida.txt file vector_file : text is out "salida.txt";... Write (L: line, Valor: character, Valid: boolean); 55

56 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 56

57 Relojes - Manual - Sentencia Concurrente - Módulo de Clock 57

58 wait for 50 ns; CLK_i <= '1'; Manual wait for 25 ns; RESET_i <= '1'; wait for 25 ns; CLK_i <= '0'; wait for 50 ns; CLK_i <= '1'; wait for 50 ns; CLK_i <= '0'; wait for 50 ns; CLK_i <= '1'; wait for 25 ns; RESET_i <= '0'; wait for 25 ns; CLK_i <= '0'; wait for 25 ns; 58

59 Concurrente CLK_i <= not (CLK_i) after 50 ns; 59

60 Módulo de Clock entity tb_simple_clock is port ( CLK_PERIOD: in time; -- := 20 ns; CLK_DUTY: in real; -- := 50.0; active: in boolean; clk_o: out std_logic ); end entity tb_simple_clock ; architecture beh of tb_simple_clock is begin P_main: process begin wait until active; while (active = true) loop clk_o <= '0'; wait for CLK_PERIOD * ( clk_duty)/100.0; clk_o <= '1'; wait for CLK_PERIOD * clk_duty/100.0; end loop; clk_o <= '0'; wait; Clock end process; end architecture beh; 60

61 - Generalidades - Generación de Estímulos Agenda - Asignaciones Manuales - Bucle - Bucle con vectores de prueba - Módulo de prueba - Escritura/Lectura de Archivos - Relojes - Conclusiones 61

62 cvbcb Estímulos Clock Reporte Onda DUT Módulo Vectores, Loop, Manual Esperados Comparación - Cálculo - Tabla - Módulo 62

63 Archivos 63

64 Gracias! 64

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