Lab 2: Sumador/Restador en System Generator

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1 Lab 2: Sumador/Restador en System Generator Introducción Objetivos Este laboratorio guia al asistente a través de las herramientas System Generator y Simulink para analizar la representación de números en System Generator Después de completer este laboratorio, el alumno sera capaz de: Crear un diseño en System Generator y realizar la simulación en MATLAB Estar familiarizado con el entorno de desarrollo de Simulink y System Generator Aprender el uso de algunos bloques aritméticos AddSub Descripción del diseño Crear un modelo en Simulink que permita realizar las operaciones de suma y resta de dos entradas A y B de 4 bits con formato Fix_4_1. La entrada sel indica si la operación a realizar será una suma o una resta. La salida res será de formato Fix_5_1, figura A. A 4 B 4 +/- 5 res sel Figura A. Diagrama conceptual para el sumador/restador en SG Lab 1: Sumador/Restador 2-1

2 Procedimiento En esta sección el asistente encontrará todos los pasos necesarios para realizar el laboratorio. El procedimiento incluye los siguientes pasos principales: 1. Crear un nuevo modelo Simulink 2. Realizar diagrama esquemático (colocación, configuración e interconexión de bloques ) 3. Simular el diseño usando MATLAB 4. Implementar el diseño en la tarjeta FPGA Cada paso principal del procedimiento es indicado por el ícono. Cada paso a su vez tiene instrucciones específicas para alcanzar el objetivo final. Cuando se pida alguna información al asistente o que responda ciertas preguntas aparecerá el ícono? Paso 1. Crear un nuevo modelo Simulink Abrir Xilinx System Generator mediante MATLAB y crear un nuevo modelo Simulink. ❶ Abrir System Generator ❷ Seleccionar en la ventana Current Directory la carpeta de trabajo Work\Lab_user (e.g. $MATLAB\work\Lab_user) tal y como se muestra en la figura 1-1. Si la carpeta Lab_user no existe entonces crear una nueva. En la carpeta Lab_user estarán todos los laboratorios hechos por el usuario. Figura 1-1. Seleccionando la carpeta de trabajo como Current Directory ❸ Crear una nueva carpeta llamada Lab2 y convertirla en el current directory (i.e. Current Directory = $MATLAB\work\Lab_user\Lab2) ❹ Ir a la ventana de Simulink Library Browser y seleccionar el botón New Model. A continuación se abrirá una hoja en blanco en donde se captura el modelo Simulink. Lab 1: Sumador/Restador 2-2

3 Figura 1-2. Crear un nuevo modelo Simulink ❺ En la ventana del nuevo modelo ir al menú Simulation Configuration Parameters Colocar las siguientes configuraciones: Start time: 0 Final time: 10 Type: Fixed-step Solver: discrete (no continuous state) Fixed-step size: 0.01 Click <OK> ❻ Guardar el modelo como lab2.mdl Paso 2. Realizar diagrama esquemático Una vez creado el nuevo modelo el siguiente paso es crear el diseño mediante bloques de System Generator y Simulink. Este paso incluye la colocación, configuración e interconexión de los bloques. ❶ En la ventana Simulink Library Browser. En la librería Sources, agregar 2 bloques Constant y 1 bloque Ramp. En la librería Sinks, agregar 1 bloque Scope (figura 2-1). Figura 2-1. Agregando bloques de Simulink ❷ El siguiente paso es agregar los bloques de System Generator. En la ventana Simulink Library Browser. Expandir el Xilinx Blockset y dar click en Index, en donde aparecerán todos los bloques de System Generator disponibles para realizar diseños con FPGAs (figura 2-2). Lab 1: Sumador/Restador 2-3

4 Figura 2-2. Xilinx Blockset ❸ Del Xilinx Blockset agregar 1 bloque System Generator, 3 bloques Gateway In, 1 bloque AddSub y 1 bloque Gateway Out. ❹ Realizar las interconexiones entre los bloques tal y como se muestra en la figura 2-3. Configurar el Scope para que tenga 3 entradas. Además renombrar las E/S como lo indica la figura A. Figura 2-3. Agregando bloques de Xilinx y realizando las interconexiones ❺ El siguiente paso es configurar los parámetros para los bloques de System Generator. Realizar las siguientes configuraciones: Gateway In (A) y Gateway In (B) Output type: Signed Number of bits: 4 Binary point: 1 Gateway In (sel) Output type: Boolean AddSub Operation: Addition or Substraction Output type User defined: Number of bits: 5 Binary point: 1 Lab 1: Sumador/Restador 2-4

5 ❻ Cuando el bloque AddSub se configura como sumador/restador se añade una tercera entrada al bloque, conectar esta nueva entrada con la señal sel, tal y como lo indica la figura 2-4. Con este cambio el diseño esta completamente conectado. Figura 2-4. Conectar las conexiones faltantes Lab 1: Sumador/Restador 2-5

6 Paso 3. Simular el diseño usando MATLAB El siguiente paso consiste en verificar el comportamiento del diseño en la simulación. Para lograr esto se utilizan las herramientas de simulación de MATLAB ❶ El siguiente paso es realizar la simulación dando click en el botón Start Simulation y colocando el tiempo de simulación en el cuadro de diálogo, que para este caso siempre será 10 seg y 20 seg.? 1. Con los valores por default de los bloques de Simulink. Explicar los valores vistos en el bloque Scope 2. Que cambios hay que hacer para cambiar entre las operaciones de suma y resta. Para que valor de sel se hace la suma? 3. Interprete los resultados si se cambia el parámetro Slope = 1. 5 del bloque Ramp 4. Realice los cambios necesarios para que del tiempo 0 a 10 seg. realice una suma y para los tiempos 11 al 20 seg. realice una resta. También las 2 entradas deberán ser de tipo rampa con diferentes Slopes. Interprete los resultados Lab 1: Sumador/Restador 2-6

7 Paso 4. Implementar el diseño en una tarjeta FPGA El paso final es implementar el diseño en una tarjeta FPGA. Este paso incluye la asignación de pines E/S y la generación del archivo BIT necesario para la programación del FPGA. ❶ El primer paso es asignar los pines de E/S a los Gateways In/Out. Realiar las siguientes asignaciones a los Gateways In/Out (figuras 4-1, 4-2 y 4-3). Figura 4-1. Asignación de pines para los Gateways In (entradas A y B respectivamente) Figura 4-2. Asignación de pines para los Gateways In (entradas sel) Figura 4-3. Asignación de pines para los Gateways Out (salida res) ❷ Una vez asignados los pines de E/S, abrir el cuadro de configuración de System Generator y configurar los campos Compilation, Part, FPGA clock period, Clock pin location; tal y como se observa en la figura 4-4. Una vez configurado, Click <APPLY>, Click <GENERATE>. Ahora System Generator generará el archivo BIT (tarda aprox min). Lab 1: Sumador/Restador 2-7

8 Figura 4-4. Configurando el bloque System Generator ❸ Ir a la carpeta netlist y buscar el archivo lab2_cw.bit. Después se puede usar la herramienta impact para programar la tarjeta FPGA como habitualmente se hace. Para abrir impact ir a Inicio Programas Xilinx ISE Design Suite 10.1 ISE Accesories impact ❹ Validar e interpretar el diseño dando las entradas mediante los Switches y push-button y leyendo la salida en los LEDs. Lab 1: Sumador/Restador 2-8

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