CIRCUITOS SECUENCIALES. Tema 6: ANÁLISIS Y DISEÑO DE CIRCUITOS SECUENCIALES SÍNCRONOS

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1 3 Tema 6: ANÁLII Y IEÑO E CIRCUITO ECUENCIALE ÍNCRONO Contenido: Elementos de memoria: biestables asíncronos y síncronos. Biestables JK, T,. Entradas asíncronas. Modelo general de máuina secuencial: máuinas de Mealy y de Moore. Representación mediante diagramas y tablas. Estructura general de un circuito secuencial síncrono. Procedimiento de análisis de circuitos secuenciales síncronos. Pasos en el proceso de diseño. Ejemplo de diseño. Optimización del diseño: * reducción de estados * asignación de estados * elección de biestables Bibliografía * M. Morris Mano y Charles R. Kime: Cap 6 * V. P. Nelson et al: Cap 6 y 8 * C.H. Roth: Caps 11, 13, 14, 15, 16 * J. Wakerly: Cap 7 * C. Baena et al: Cap 7 y 8 pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 1

2 Circuitos digitales: Combinacionales y ecuenciales Combinacionales ecuenciales x 1 uma 1 x uma 1 x x 1 x 0 x (t 0 ) = F( x(t 0 ) ) (t 0 ) = F( x(t 0 ), x(t < t 0 )) pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 2

3 Elementos de memoria: biestables Biestables (latches, flip-flops): son los circuitos ue almacenan 1 bit de información entradas de excitación * En todo momento, el biestable tiene almacenado un bit, = 0 o = 1, ue es su estado presente * El valor del bit se cambia con las entradas de excitación. Estas, pues, indican lo ue almacenará como siguiente valor o próximo estado (Q o +) Los biestables son los componentes básicos secuenciales. Hay múltiples tipos: A nivel lógico, según sean las entradas de excitación (R, JK,...) A nivel temporal, según sea la forma de disparo, esto es, cuándo/cómo cambia A nivel de realización, según el almacenamiento del bit haya ue refrescarlo o no pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 3

4 BIETABLE A NIVEL LÓGICO Las entradas de excitación suelen ser sólo 1 o 2 Los biestables más típicos son: R (et Reset), JK, (ata o elay) y T (Toggle). e describen por sus tablas y ecuaciones de cambio de estado R Q JK Q Q T Q Q = + R Q = J + K Q = Q = T y por sus tablas de excitación para cambios de estado Q R Q JK Q Q T pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 4

5 BIETABLE A NIVEL TEMPORAL Biestable con transparencia: Cuando el biestable sigue a las entradas durante un intervalo temporal (en el cual el biestable es transparente a los cambios de entrada): Latch: Los biestables con transparencia Flip-Flop (FF): Los biestables sin transparencia Asíncronos o sin reloj: Al cambio de entrada le sigue inmediatamente el del bit almacenado (latches) íncronos o con reloj: Poseen una señal de entrada especial, la de reloj (Clock, φ), ue controla cuándo puede haber cambio en el bit almacenado isparados por nivel, alto (H) o bajo (L). on latches. isparados por flanco, positivo/subida ( ) o negativo/bajada ( ). on flip-flops: * Master - lave (M) * Edge Triggered (ET) uelen incluir entradas asíncronas de puesta a 0 (R) y a 1 () las cuales dominan a las síncronas pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 5

6 REPREENTACIONE Latches Asíncrono R Master-lave Flip-Flops Edge-Triggered Nivel H R R Clk Flanco R Clk Clk Nivel L R Clk R Clk Flanco R Clk pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 6

7 CRONOGRAMA PARA BIETABLE ÍNCRONO Latch disparado por nivel H Clock Entradas (p. ej. R) alida Captura entrada Cambia estado Q = Master-lave disparado por flanco de subida Clock Cambia estado Master captura entrada Cambia estado Q = Puede capturar glitches Edge-Triggered disparado por flanco de subida Clock Captura entrada y cambia estado Entradas alida Q = pto. Tecnología Electrónica Fundamentos de ComputadoresCircuitos ecuenciales 7

8 CLAIFICACIÓN POR REALIZACIÓN Estáticos: El bit almacenado se mantiene estable hasta ue hay un nuevo cambio de entrada o deja de haber alimentación. * El almacenamiento básico ocurre en dos inversores realimentados. = 0 = 1 = 1 = 0 inámicos: El bit se almacena como una carga en un condensador; como estos tienen pérdidas, si no se refresca el bit almacenado, acaba perdiéndose con el tiempo Cuasiestáticos: El bit se introduce de forma dinámica, pero se almacena de forma estática. pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 8

9 LATCHE ETÁTICO Asíncronos íncronos > 1 & & R > 1 R & & C K & & & R & & & C K pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 9

10 FLIP-FLOP ETRUCTURA GENERAL MATER-LAVE (flanco negativo) int C K C K int OTRA ETRUCTURA int int int C K C K C K C K φ 1 φ 2 φ 1, φ 2 no solapadas pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 10

11 LATCHE CUAIETÁTICO: Con llave en la realimentación Transistor débil en realimentación φ φ φ φ Q φ φ FUERTE (W/L >>) Q débil (W/L <<) Operación φ = 0 Q = φ = 1 φ = 1 FUERTE Q = Q = débil pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 11

12 LATCHE INÁMICO: Con llave de paso CMO CCMO (Inv Clocked-CMO) Operación Con llave CCMO φ M 1 φ = 1 In C g Out = In C L In M 1 M 2 φ x C g M 3 M 4 C L Out In φ φ M 2 M 3 M 4 C L Out φ = 0 In Out = In In M 1 Out = In C g M 4 C L PROBLEMA E CARÁCTER ELÉCTRICO-TEMPORAL:Ajuste de reloj (φ φ = 00 o φ φ = 11) Carreras, Redistribución de carga, Anchura mínima de pulso de f, Frecuencia mínima de operación (por fugas, depende de tecnología y obliga al refresco del valor almacenado) pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 12

13 Cronograma de un flip-flop tipo disparado por flanco de subida (positivo) y entradas asíncronas de puesta a 0 y a 1 Ck Q R Ck R Q reset = 1 = 0 = 1 = 0 = 0 = 0 set Temporización/Restricciones de operación Ck t setup t hold fmax Fija t prop Fija Q pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 13

14 Otras características: isparo por flanco negativo o de bajada CIRCUITO ECUENCIALE Ck R Q Ck Q? 0 1 Entrada de habilitación (E, enable) de la operación síncrona Ck Q E = 0 Q + = Q Inhibición E E = 1 Q + = Habilitación (tipo ) R pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 14

15 MOELO GENERAL E MÁQUINA ECUENCIAL: MÁQUINA E MEALY Y E MOORE Una Máuina ecuencial posee unos conjuntos de entrada (I) y de salida (O); además, posee un conjunto de estados internos (, tates) ue recogen todas las situaciones por las ue puede pasar la Máuina. Los estados internos recogen la historia de la Máuina. I Máuina ecuencial Estados internos O En cada momento hay unos valores presente (en I y en ) ue marcan el estado total. e ese estado presente se deriva la salida presente (O) y el estado próximo (N: Next tate) de acuerdo con las siguientes funciones: * Cambio de estado, ue depende del estado total: N = N(I, ) ** alida: Modelo de Mealy, depende del estado total: O = O(I, ) Modelo de Moore, depende sólo del estado interno: O = O() pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 15

16 REPREENTACIONE POR GRAFO Y POR TABLA Mealy Moore i I j /O(I j, i ) N i O( i ) I j N O(N) i I I j N, O I i I j O N O( i ) pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 16

17 CIRCUITO ECUENCIALE ÍNCRONO E MEALY Y E MOORE... entradas salidas tipo Mealy = Q Clk Banco de Biestables estado presente CC Q + salidas de excitación para el próximo estado CC salidas tipo Moore Las salidas Moore no cambian con las entradas, sino sólo con el flanco activo de reloj Cualuier biestable sirve para almacenar el estado presente Los biestables se conectan a una misma señal de reloj, Clk pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 17

18 UN EJEMPLO CON ETRUCTURA MUY GENERAL: X $ [$] A B C 7 6 A 0 A 1 A 2 A 3 ROM d 0 d 1 d 2 d 3 Z $ [$] 8 9 A B C E F A (2 N (10 X , 0 5, 1 1 3, 0 4, 0 2 3, 0 6, 0 3 3, 1 3, 0 4 2, 0 3, 1 5 6, 1 0, 1 6 4, 0 2, 0 7 5, 0 4, 1 Z(X) Mealy N, Z pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 18

19 Procedimiento de análisis de circuitos secuenciales síncronos Objetivo: Conocido el circuito, determinar su operación egún el caso, el resultado final será: La tabla o grafo de estado/salida Un cronograma o secuencia entrada-salida Una descripción en lenguaje normal de su operación con significado funcional Procedimientos: Hay dos formas principales Para C con reloj común y único, se sigue el procedimiento sistemático indicado en la página siguiente Para cualuier circuito secuencial, se analiza en el tiempo cómo se propagan los estímulos de entrada hasta la salida Orden aconsejado para el análisis temporal y la obtención de secuencias: En relación al tipo de entrada o excitación en los biestables: 1º Excitaciones asíncronas 2º Excitaciones síncronas En relación a las salidas: 1º eterminar los estados 2º Obtener las salidas pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 19

20 Procedimiento de análisis de C con reloj único 1º Obtener las ecuaciones de excitación de los biestables y de salida del C. e analiza el circuito combinacional ue proporciona las entradas de los biestables y las salidas del C 2º Obtener las tablas de excitación/salida. e pasan a mapas de Karnaugh las ecuaciones obtenidas en el punto 1 3º Obtener las tablas de transición (de estado)/salida. En cada celda de la tabla de excitación se aplica la correspondiente transición de estado del biestable 4º Obtener las tablas de estado/salida. En su caso, obtener el grafo de estado/salida A cada código binario de estado se le asigna un símbolo; con estos símbolos se reescribe la tabla de transición 1º 2º 3º 4º J = Fj(x, ) x x x K = Fk(x, ) z = Fz(x, ) JK, z Q, z N, z pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 20

21 Procedimiento de diseño Objetivo: Conocida la función, determinar el circuito Procedimiento: eguir los pasos de diseño siguientes: escripción inicial No sistemático in cambio de información Reducción número de estados Grafo estado/salida Tabla estado/salida Tabla de estado mínima Asignación: e asignan códigos binarios a los estados Tabla de transición Elección de biestable (JK o o...). i es tipo, estas tablas son iguales Tabla de excitación iseño combinacional de funciones de excitación y salidas Ecuaciones excitación/salida pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 21

22 e la descripción inicial al grafo/tabla de estados-salida PRIMERA ECIIONE: Modelo de Mealy o de Moore; secuencias solapadas o no-solapadas, agrupadas o no en grupos de bits GUÍA PARA OBTENER EL PRIMER GRAFO [o tabla]: 1. Construir una secuencia de entrada y, desde el enunciado, obtener la secuencia de salida. Previamente se habrán establecido las entradas y las salidas del C. 2. Comenzar con un estado conocido; típicamente puede ser: Auél en ue se acaba de detectar la secuencia deseada Auél en ue aún no se ha comenzado a detectar la secuencia Un estado inicial (REET) en el ue aún no se ha recibido nada 3. A partir de ese estado, para todas las entradas del C, determinar: el próximo estado: crear tantos como sea necesario la salida ue corresponde 4. Los C son máuina de estados finitos. Por tanto, el grafo debe ser cerrado, esto es, hay ue volver a estados ya puestos (no pueden ponerse nuevos estados indefinidamente). En caso de duda, incluir estados nuevos. 5. Comprobar el grafo obtenido: 5.1. Que de todos los estados salen ramas correspondientes a todas las entradas 5.2. Que las secuencias del punto 1 se cumplen también en el grafo obtenido pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 22

23 OPTIMIZACIÓN Objetivo: Reducir el coste final del circuito Mecanismos: e pueden utilizar las siguientes técnicas de reducción de coste: Reducir el número de estados: Puede reducir el número de biestables a utilizar Puede reducir el coste de la parte combinacional Realizar una buena asignación (en su caso, óptima). Reduce la parte combinacional Elegir adecuadamente el tipo lógico de los biestables. Reduce la parte combinacional Aplicar las técnicas de diseño óptimo para funciones combinacionales pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 23

24 REUCCIÓN E TABLA COMPLETAMENTE EPECIFICAA EFINICIONE (para todo tipo de tablas de estados/salidas): * Tabla completamente especificada: Es auélla ue tiene especificados el próximo estado y la salida en todas las celdas (cada celda corresponde a un estado total del C) En otro caso se trata de una tabla incompletamente especificada. * Tablas compatibles: on auéllas ue producen la misma secuencia de salida, siempre ue esté especificada, ante la misma secuencia de entrada. * Estados de salida compatible (o estados compatibles): 1 y 2 son de salida compatible si, para cualuier entrada, las salidas de 1 y de 2 son las mismas o están inespecificadas. * Estados de salida incompatible (o estados incompatibles): 1 y 2 son de incompatibles si, para alguna entrada, las salidas de 1 y de 2 son distintas y ambas están especificadas. TABLA COMPLETAMENTE EPECIFICAA: La relación de compatibilidad es una relación de euivalencia: en su caso, se llaman estados euivalentes y tablas euivalentes o indistinguibles. pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 24

25 Fundamentos de la reducción (tablas completamente especificadas) Objetivo: A partir de la tabla inicial encontrar una euivalente con ella con el menor número de estados (tabla mínima) Reducción inicial: e eliminan los estados inalcanzables La tabla mínima está compuesta por estados ue son las clases de euivalencia del conjunto de estados de la tabla inicial respecto a la relación de compatibilidad TEOREMA: os estados 1 y 2 son euivalentes si sólo si se cumplen: 1. 1 y 2 son de salida compatible 2. La pareja de sucesores (próximos estados) de 1 y de 2 también son euivalentes PROCEIMIENTO: eguir los 3 pasos siguientes: 1. Construir la tabla de pares compatibles 2. eterminar los incompatibles 3. Obtener los compatibles máximos (clases de euivalencia) y formar la tabla mínima. pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 25

26 Ejemplo, Problema 34.a: Redúzcanse las máuinas cuyas tablas son las de la Figura. e trata de máuina de Mealy o de Moore? a) x 0 1 A F B E C G E 1 A F E E E 1 F A B G C G 1 pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 26

27 AIGNACIÓN Objetivo: Codificar los estados mediante un código binario válido Asignaciones tipo: on las dos de longitudes de código extremas. Para M estados: ** Longitud grande: 1 bit (biestable) por estado con código 1-entre-M, total M bits ** Longitud mínima: n bits (biestables), n = Log 2 M Asignaciones de longitud mínima: Varía el coste de la parte combinacional del circuito según la asignación ** Hay muchas asignaciones posibles ( V = 2 n ( 2 n 1) ( 2 n 1) ( 2 n M + 1) ) ( 2 n, M) P.ej. 24 para 3 estados; para 8 estados ** El coste del circuito no cambia si: a/ e permutan dos columnas (y i y j ) b/ e complementa una columna (y i y i ) Así, el número de asignaciones de coste distinto es: igue habiendo muchas: 3 para M=3 o 4; 140 para M=5; 840 para M=8; casi 11 millones para M=9; 54 mil millones para M=16;... V 2 n, M n! 2 n ( 2 n 1)! = n! ( 2 n M)! pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 27

28 Técnicas de asignaciones para bajo coste: 1. Estudio exhaustivo: Consiste en diseñar el C para todas las asignaciones y uedarse con la del menor coste A mano, es útil sólo para 3 y 4 estados Con ayuda de ordenador es útil hasta 8 estados 2. Método de adyacencias: Es una técnica útil para hacer a mano buenas asignaciones (hasta unos 10 estados aproximadamente) I II III A B C Método aleatorio/cuasiexhaustivo: Consiste en elegir aleatoriamente un cierto número de asignaciones y estudiar exhaustivamente esos casos 4. Otros métodos: * Método HR (tory, Harrison & Reinhold): Óptimo, trabajoso, computable * Método de la particiones: an estructura al C pto. Tecnología Electrónica, U. evilla. Fundamentos de Computadores Circuitos ecuenciales 28