11 knúmero de publicación: kint. Cl. 7 : G06F 13/28

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1 k 19 OFICINA ESPAÑOLA DE PATENTES Y MARCAS ESPAÑA 11 knúmero de publicación: kint. Cl. 7 : G06F 13/28 k 12 TRADUCCION DE PATENTE EUROPEA T3 k k k k 86 Número de solicitud europea: Fecha de presentación: Número de publicación de la solicitud: Fecha de publicación de la solicitud: k 54 Título: Mecanismo de coherencia y sincronización para controladores de canal de E/S en un sistema de tratamiento de datos. 30 kprioridad: US k Titular/es: International Business Machines Corporation Old Orchard Road Armonk, N.Y , US k 45 Fecha de la publicación de la mención BOPI: k 72 Inventor/es: Arimilli, Ravi K.; Dodson, John S.; Guthrie, Guy y Lewis, Jerry D. k 45 Fecha de la publicación del folleto de patente: k 74 Agente: Díez de Rivera y Elzaburu, Ignacio ES T3 Aviso: En el plazo de nueve meses a contar desde la fecha de publicación en el Boletín europeo de patentes, de la mención de concesión de la patente europea, cualquier persona podrá oponerse ante la Oficina Europea de Patentes a la patente concedida. La oposición deberá formularse por escrito y estar motivada; sólo se considerará como formulada una vez que se haya realizado el pago de la tasa de oposición (art del Convenio sobre concesión de Patentes Europeas). Venta de fascículos: Oficina Española de Patentes y Marcas. C/Panamá, Madrid

2 1 ES T3 2 DESCRIPCION Mecanismo de coherencia y sincronización para controladores de canal de E/S en un sistema de tratamiento de datos. Campo técnico del invento El presente invento se refiere, en general, a sistemas de tratamiento de datos y, más particularmente, a emplear coherencia y sincronización dentro de un controlador de canal de entrada/salida en un sistema multiprocesador. En particular, el invento se refiere a un controlador de canal de E/Syaunmétodo de acuerdo con el preámbulo de la reivindicación 1 ā, como es conocido por el documento EP-A Antecedentes del invento Los sistemas de multitratamiento simétrico tradicionales contienen una línea de transmisión de sistema acoplada a uno o más procesadores, memoria de sistema y dispositivos de entrada/salida ( E/S ) (también denominados aquí como dispositivos de líneas de transmisión). A fin de llenar la memoria de soporte, antememoria y coherencia de E/S, la línea de transmisión del sistema emplea protocolos de reintento para mantener la consistencia de la antememoria. Un reintento, que es enviado por un dispositivo de línea de transmisión después de que ha investigado, o muestreado, una dirección desde la línea de transmisión del sistema colocada allípor uno de los otros dispositivos de línea de transmisión, requiere más tiempo a fin de determinar si una copia de los datos representada por la dirección investigada está contenidaonodentrode una antememoria interna en una forma modificada; el reintento es enviado al dispositivo de línea de transmisión que ha colocado la dirección en la línea de transmisióndelsistemaafinde hacer que el dispositivo de línea de transmisión envíe de nuevo esa operación de línea de transmisión con esa dirección sobre la línea de transmisión del sistema en un momento posterior, dando así tiempo al dispositivo de investigación de la línea de transmisión para que haga esta determinación. Sin embargo, los mecanismos de reintento típicamente reducen las prestaciones totales del sistema y añaden complejidad significativa a los diseños de chip y sistemas. Los sistemas tradicionales realizan coherencia con respecto a dispositivos de E/S unidos en el sentido tradicional que proporcionan coherencia como máximo del mismo modo que los procesadores proporcionan coherencia. Cuando un procesador accede a la línea de antememoria desde la memoria del sistema, es el propietario de esa línea yasí tiene que mantener un cierto protocolo estricto de coherencia para conservar las antememorias de otros dispositivos coherentes. Por ejemplo, si otro procesador intenta acceder a esa línea, el propietariodelalínea de antememoria tiene que indicar a otros que tiene esa línea, y puede tener que emitir un reintento. Estas ciertas reglas específicas para coherencia pueden hacer los diseños de sistemas muy voluminosos. Ciertos bloques de memoria pueden ser almacenados en antememoria en los procesadores o en controladores de canal de entrada/salida ( IOCC ); ambos deben ser mantenidos como co herentes, es decir, no se desea que tengan un procesador que consiga algo de la memoria cuando ha sido modificada (incoherencia). Tener una antememoria dentro de un IOCC significa que todos los protocolos deben ser soportados como lo son para los procesadores. El reto es que, de modo diferente a los procesadores, los IOCC tienen múltiples relojes asíncronos. Los procesadores tienen un reloj de modo que pueden hacer cosas en tiempo real. Las antememorias de IOCC deben permanecer coherentes sin trabajar necesariamente con todas las grandes reglas de protocolos de coherencia de antememorias. Las técnicas anteriores emplean básicamente la lógica de coherencia de antememoria antes mencionada y funcionan en un IOCC justo como un procesador, de modo que siempre que un proceso maestro de microcanal quiere acceder a datos desde la memoria, es empleado como si un procesador estuviera intentando acceder a algo desde la memoria. Estos maestros de microcanal parecen como unidades de ejecución al sistema. Parece un procesador con una unidad de coma fija, unidad de coma flotante, etc. leyendo y escribiendo a la memoria. El problema con tal configuración es que con los IOCC, requiere mucho equipo o soporte físico y complejidad para mantener coherencia de E/S. Uno de los problemas con la naturaleza asíncrona de las E/S es que en la línea de transmisión del sistema, dentro de una cierta cantidad de ciclos, un IOCC tiene que indicar si va o no a reintentar, modificar, volver a hacer funcionar, etc. una operación de línea de transmisión. Sin embargo, como en los IOCC las antememorias están situadas en el lado de la línea de transmisión de E/S, la comunicación entre la lógica de la línea de transmisióndelsistemaalalógica de E/S de la línea de transmisión de E/S requerida para determinar si el IOCC tiene antememoria o no causa problemas, ya que sin un tiempo de espera fijada predefinida a causa de los dos relojes separados, deben ser puestos en práctica los peores diseños de casos o disposiciones de doble puerto. Con disposiciones de antememoria de doble puerto, siempre que hay una solicitud de investigación que entra desde el exterior del lado de la línea de transmisión del sistema, hay un puerto separado en los directorios de antememoria para poner en práctica una averiguación en tiempo real para mantener los retrasos de respuesta fijados en el tiempo. Así, el directorio funciona en el tiempo de reloj del sistema. Con estructuras de IOCC tradicionales que tienen las antememorias reales, en la lógica de enlace de E/S y no en la lógica de enlace del sistema, el IOCC realizará una investigación e intentará averiguar el directorio en tiempo real sin conocer de modo preciso que está ocurriendo. Justo tiene este directorio enmascarado asociativo que está averiguando a su velocidad de reloj. Por ello, a veces tiene que hacer algunas suposiciones grandes y puede reintentar la línea de transmisión del sistema cuando realmente no lo ha necesitado. Otra técnica anterior es conocida por Diseño de ordenadores, vol. 24, n 8,5, Littleton, Massachusetts, Estados Unidos de América, páginas M.M. Tehranian, Velocidades de ejecución

3 3 ES T3 4 de antememoria de DMA en sistemas de líneas de transmisión mixtas ; documento US-A ; Boletín de descripción técnica de IBM, vol. 37, n 6A, 4, Armony N.Y., Estados Unidos de América, págs , XP , Política de antememoria de DEMI para una antememoria de DMA coherente en una línea de transmisión de investigación de memoria. Como resultado, existe la necesidad en la técnica de un diseño de IOCC más eficiente de modo que la degradación de funcionamiento de la línea de transmisión del sistema no sea causada por protocolos tradicionales de reintento. El documento EP A1 describe un método y controlador de acceso directo a la memoria (DMA) para leer/escribir datos asincrónicamente desde/a una memoria con rendimiento total perfeccionado. El método comprende una pluralidad de operaciones de lectura de datos y una pluralidad de operaciones de escritura de datos que son realizados asincrónicamente. El controlador de DMA comprende un circuito de control de tampón, una primera y segunda líneas de tampón, un primer y segundo identificadores de tampón, un primer y segundo registros de tampón, un enlace de dispositivo de E/S y un enlace de línea de transmisión del sistema. El enlace del dispositivo de E/S recibe las operaciones de lectura y escritura desde el dispositivo de E/S asincrónicamente. El enlace de línea de transmisión del sistema recupera y escribe bytes de datos desde y a la memoria asincrónicamente. El primer y segundo tampones almacenan los datos recuperados, incluyendo los datos pre-conseguidos, y envía los datos que son leídos al dispositivo de E/S durante las operaciones de lectura. Adicionalmente, el primer y segundo tampones almacenan los datos que han de ser escritos en las operaciones de escritura de memoria. El primer y segundo identificadores de tampón contiene direcciones de memoria asociadas con los bytes de datos almacenados en la primera y segunda líneas de tampón. El primer y segundo registros de tampón contienen una pluralidad de bits válidos/sucios que identifican si los bytes de datos almacenados en el primer y segundo tampones son válidos/sucios durante las operaciones de lectura/escritura. El circuito de control del tampón controla las operaciones de leer datos y escribir datos asincrónicamente. El circuito de control de tampón determina si los bytes de datos que son leídos son almacenados de modo válido en una de las líneas de tampón o si necesitan ser recuperados de la memoria. También determina si los bytes de datos han de ser pre-conseguidos, y donde han de ser almacenados los bytes de datos pre-conseguidos/recuperados. Adicionalmente, el circuito de control de tampón determina donde se han de almacenar los bytes de datos que están escritos, y cuándo los bytes de datos sucios han de ser drenados a la memoria. Resumen del invento Es un objetivo del presente invento crear un diseño de IOCC más eficiente. Este objeto es resuelto por un controlador de canal de E/S y un método de acuerdo con las reivindicaciones 1 ā y 2 ā. En una consecución del objetivo anterior, el presente invento emplea un IOCC en el que las antememorias de datos y los controladores de antememoria están asociados con el controlador de línea de transmisión del sistema ( SBC ) dentro del IOCC, en vez de con el controlador de línea de transmisión de E/S ( IOBC ). Esta nueva estructura requiere que el uso de solicitud de IOBC de la antememoria desde el SBC siempre que un dispositivo de E/S comienza un acceso de memoria directo ( DMA ) se transfiera a/desde el sistema. El SBC otorgaráen tiemporeal alpropietario de IOBC de todas las líneas de antememoria dentro de una página específica. Una vez que se ha completado una transferencia de DMA, el IOBC abandonará al propietario de esta página. Durante la transferencia de DMA, si tiene lugar un conflicto de antememoria, entonces el SBC realiza una operación de invalidar a posteriori. Esto significa que el SBC espera hasta que la transferencia de DMA es completada y a continuación invalida las líneas de antememoria apropiadas en la antememoria de datos IOCC. El SBC no reintenta la línea del sistema durante este procedimiento. La consistencia de la antememoria es mantenida por el presente invento tomando ventaja del hecho de que las transferencias de DMA de E/S son asíncronas a la ejecución del procesador. Así, cualesquiera conflictos de antememoria coinciden y no afectan a la integridad de datos para el funcionamiento corriente de DMA. Sin embargo, para mantener la integridad de datos para operaciones futuras de DMA, la antememoria o antememorias apropiadas son invalidadas una vez que se ha terminado la operación o funcionamiento corriente de DMA. Como el SBC es el propietario de las antememorias de datos y del control de antememoria, cualesquiera impactos de investigación pueden ser resueltos bien en tiempo real, o bien de una manera pospuesta, y no requieren ninguna comunicación con el IOBC. Esto proporciona entonces una estructura tal que el SBC nunca necesita reintentar operaciones de la línea de transmisión del sistema. Además, a fin de minimizar la complejidad del diseño y un saludo o intercambio de indicativos síncrono, el SBC investiga las antememorias de datos a la granularidad de la página en vez de a la granularidad de la línea de antememoria, ya que muchas operaciones de DMA son de naturaleza secuencial, y sistemas operativos organizan la memoria en páginas (y asignan páginas de E/S para operaciones de DMA). Esto permite que el IOBC realice solamente una solicitud (página propia) para una larga transferencia de DMA. El SBC no tiene que estar enterado de la línea de antememoria exacta que está siendo accedida por la memoria directa. Simplemente conserva la pista de las páginas que han sido accedidas directamente por la memoria, o están siendo corrientemente accedidas directamente por la memoria. Los IOBC realizan típicamente búsquedas previas especulativas frente a la línea de antememoria durante las operaciones de lectura de la DMA. Así, los IOBC no mantienen una coherencia del nivel de antememoria precisa, sino en vez de ello una coherencia del nivel de antememoria variable. Así, el presente invento proporciona 3

4 5 ES T3 6 una granularidad de coherencia de nivel de página en la línea de transmisión del sistema para datos leídos de DMA. Durante las escrituras de DMA a la memoria del sistema, el SBC usa técnicas de escritura pospuestas y escritura de línea de antememoria con operaciones a nivel en vez de ganar realmente propiedad de la línea de antememoria. Esto permite que el IOCC escriba antememorias que se comportan como tampones de escritura temporal (en vez de antememorias reales) durante escrituras de DMA a la memoria del sistema. Como el IOCC nunca posee la antememoria cuando de haemitidolaescrituraconlaoperación de nivelado, el IOCC no es requerido para reintentar ningún conflicto de antememorias. De nuevo, el presente invento toma ventaja del hecho de que las operaciones de DMA de E/S son asíncronas a la ejecución del procesador. Una ventaja del mecanismo de coherencia de IOCC del presente invento es que el IOCC nunca posee verdaderamente una línea de antememoria. Aun otra ventaja del mecanismo de coherencia de IOCC del presente invento es que solamente la investigación de nivel de página es realizada sobre la línea de transmisión del sistema. Yaún otra ventaja del presente invento es que solamente una antememoria única variable es necesaria para transferir una página de datos leídos de DMA. Aún otra ventaja del mecanismo de coherencia de IOCC del presente invento es que sólamente una antememoria variable única es necesaria para todas las transferencias de datos de escritura de DMA. Además, otra ventaja del mecanismo de coherencia IOCC del presente invento es que sólamente un único bit de estado (Válido) es requerido para cada página de datos de lectura de DMA. Aún otra ventaja del mecanismo de coherencia de IOCC del presente invento es que simplifica significativamente la complejidad del diseño y reduce el estado real de silicio. Aún otra ventaja del mecanismo de coherencia de IOCC del presente invento es que evita los puntos muertos y activaciones del sistema potencial. Una ventaja adicional del mecanismo de coherencia de IOCC del presente invento es que acomoda fácilmente el concepto frente a la búsqueda previa especulativa para datos de lectura de DMA. Otra ventaja del mecanismo de coherencia de IOCC del presente invento es que toma ventaja del hecho de que las transferencias de DMA de E/S son asíncronas con relación a la ejecución de CPU. A fin de mantener la sincronización de E/S sin ninguna orden especial de nivelado o sincronismo de E/S, el IOCC del presente invento toma ventaja de la secuencia de DMA/Interrupción usada por todos los sistemas operativos. Cuando un dispositivo de línea de transmisión de E/S completa una transferencia de DMA, interrumpe típicamente al procesador en el sistema. El procesador a su vez realizará bien una operación de carga de PIO al maestro de E/S o bien leerá algún estado en la memoria del sistema (que fue memoria accedida directamente por el maestro). Para mantener sin costuras la sincronización de E/S, el IOCC nivela todos los tampones de escritura de DMA antes de completar ninguna operación de PIO y el IOCC mantiene un estricto orden durante las escrituras de DMA a la memoria del sistema. Estos dos mecanismos permiten que el IOCC mantenga la sincronización de E/S sin ninguna orden especial de sincronismo o nivelado. Lo anterior ha esquematizado bastante ampliamente las características y ventajas técnicas del presente invento a fin de que la descripción detallada del invento que sigue pueda ser mejor comprendida. Se describirán a continuación características y ventajas adicionales del invento que forman el objetivo o el sujeto de las reivindicaciones del invento. Breve descripción del dibujo Para una comprensión más completa del presente invento, y de sus ventajas, se ha hecho ahora referencia a las siguientes descripciones tomadas en unión con los dibujos adjuntos, en los que: - La fig. 1 ilustra un diagrama de bloques de un sistema multiprocesador de acuerdo con el presente invento; - la fig. 2 ilustra un diagrama de bloques de un IOCC de acuerdo con el presente invento; - la fig. 3 ilustra un diagrama de flujo de acuerdo con el mecanismo de coherencia del presente invento; - la fig. 4 ilustra un diagrama de flujo de acuerdo con el mecanismo de sincronización del presente invento; y - la fig. 5 ilustra un controlador de canal de E/S de la técnica anterior. Descripción detallada de una realización preferida del invento Con el soporte o equipo físico anterior en mente, es posible explicar las características relacionadas con el proceso del presente invento. Para describir más claramente estas características del presente invento, se ha omitido la descripción de otras características tradicionales que son evidentes para los expertos en la técnica. Se ha supuesto que los expertos en la técnica están familiarizados con un sistema operativo multiusuario, multiprocesador, y en particular con las exigencias de tal sistema operativo en cuanto a gestión de memoria incluyendo memoria virtual, programación del procesador, facilidades de sincronización para ambos procesos y procesadores, paso de mensajes, controladores de dispositivos ordinarios, soporte de terminal y de red, inicialización del sistema, gestión de interrupción, facilidades de llamada del sistema, y facilidades administrativas. Con referencia ahora a la fig. 1, se describirá un sistema de tratamiento de datos que pone en práctica ventajosamente el presente invento. El sistema multiprocesador 100 incluye varias unidades de tratamiento 102, 104, 106 conectadas operativamente a una línea de transmisión del sistema 108. También conectado a la línea de transmisión del sistema 108 hay un controlador de memoria 110, que controla el acceso a la memoria del sistema 112, y controladores de canal de E/S 114, 116, 118. Adicionalmente, un dispositivo 120 de E/S de altas prestaciones puede estar conectado a 4

5 7 ES T3 8 la línea de transmisión del sistema 108. Cada uno de los elementos del sistema descrito , inclusive, funcionan bajo el control del controlador del sistema 130 que comunica con cada unidad conectada a la línea de transmisión 108 del sistema por líneas punto a punto tales como 132 al procesador 102, 134 al procesador 104, 136 al procesador 106, 140 al controlador de memoria 110, 144 al controlador de canal de E/S 114, 146 al controlador de canal 116 de E/S, 148 al controlador de canal de E/S 118, y 150 al dispositivo 120 de E/S de altas prestaciones. Las solicitudes y concesiones de acceso a la línea de transmisión son todas controladas por el controlador de sistema 130. El controlador 114 de canal de E/S controla y está conectado al subsistema de E/S de sistema y al subsistema 160 de E/S nativo. Cada unidad procesadora 102, 104, 106 puede incluir un procesador y un dispositivo de almacenamiento de antememoria. Con referencia a la fig. 5, se ha ilustrado una estructura 114 de IOCC tradicional. Dentro del IOCC 114 hay una lógica 201 para el IOBC, una lógica 202 para SBC, una lógica 203 para el controlador de antememoria, directorios 212 de DMA, antememorias 213 de DMA, y bits 214 de estado de antememoria de DMA. Los IOCC tradicionales se comportan de modo similar a los procesadores en la gestión de las antememorias de datos de DMA. Por ejemplo, los 214 Bits de Estado de DMA soportan el protocolo MESI Modificado, Exclusivo, Compartido, Inválido. Sin embargo, de modo diferente al procesador, el IOBC 201 y el controlador 203 de antememoria funcionan asincrónicamente con relación al SBC 202 y a la línea de transmisión del sistema 108. El límite asíncrono entre el SBC 202 y la dirección 212 de antememoria de DMA requiere al SBC 202, en algunos casos, para reintentar innecesariamente las operaciones de la línea de transmisión del sistema. Además, el soporte de IOCC 114 del protocolo MESI tradicional es complicado además por el enlace asíncrono. Una característica del presente invento es la estructura 114 de IOCC como se ha mostrado en la fig. 2. La línea de transmisión del sistema 108 ylalínea de transmisión de E/S 220 están acopladas al IOCC 114. Dentro del IOCC 114 hay una lógica 201 para el controlador de línea de transmisión de E/S ( IOBC ) y lógica 202 para 20 el controlador de sistema de línea de transmisión ( SBC ), controlador de antememoria 203, antememorias de datos E/S 207 y 208, directorios de E/S 205, 206 y bits de estado de lectura de DMA (válido, activo) 210, y bit invalidado pospuesto (PID) 211. Además de las únicas funciones descritas aquí, estos componentes funcionan de maneras típicas. La nueva estructura 114 de IOCC presentada en la fig. 2 contrasta significativamente con la estructura tradicional 114 de IOCC presentada en la fig. 5. La nueva estructura permite que el SBC 202 controle el controlador 203 de antememoria en vez del IOBC 201. Esto permite que el SBC sea el propietario de las capacidades de antememoria y proporcione ocasionalmente al IOBC acceso a la Antememoria de Datos de Lectura de DMA o a la antememoria de datos de escritura de DMA a su través. El SBC es a continuación autorizado a investigar las operaciones de la línea de transmisión del sistema eficientemente así como a realizar eficientemente las transferencias de la línea de transmisión del sistema. La nueva estructura 114 de IOCC también tiene antememorias de datos separadas para lecturas de DMA y escrituras de DMA. La antememoria de escritura de DMA funciona como una escritura a través de antememoria para que el DMA de E/S escriba a la memoria sygem. (Las antememorias de escritura asutravés son bien conocidas en la técnica). El nuevo IOCC proporciona entonces una estructura para no reintentar las operaciones de línea de transmisión investigadas para escrituras de DMA. Para lecturas de DMA, se han proporcionado nuevos bits 210 de estado de lectura de DMA, (Válido y activo). El bit válido indica que los datos válidos existen en la antememoria de datos de lectura de DMA. El bit activo indica que un dispositivo de línea de transmisión de E/S está realizando corrientemente lecturas de DMA desde la antememoria de datos de lectura de DMA accedida. Si el bit válido es ajustado y el bit activo es repuesto, entonces las operaciones de investigación pueden desplazar el bit válido para que sea repuesto. Además, si el bit válido es ajustado, puede generarse una respuesta compartida. El bit de Invalidar pospuesto (PID) indica que puede haber ocurrido una colisión de antememoria en tiempo real. En vez de reintentar las operaciones de investigación de la línea de transmisión del sistema cuando un dispositivo de E/S está realizando lecturas de DMA al mismo bloque de antememoria (o página) que un procesador está accediendo, o invalidando, el nuevo IOCC simplemente ajusta el bit de PID. Una vez que el dispositivo de E/S restringe el acceso a la página de antememoria, el bit de PID informa al controlador de antememoria para reponer o no el bit válido apropiado. Además, esta nueva estructura de IOCC permite que las operaciones de investigación de la línea de transmisión del sistema tengan lugar en una granularidad de dirección mayor que los tamaños de transferencia de datos de E/S. Esto minimiza el intercambio de indicativos asíncrono entre el SBC y el IOBC. Una característica de este invento es que el directorio 205 de antememoria de datos de lectura investiga al nivel de página (es decir, 4K) la granularidad de dirección. Otra característica del presente invento es la capacidad para proporcionar coherencia y memoria del sistema sin el uso de los protocolos de reintentodelalínea de transmisión del sistema. Este mejora significativamente las prestaciones del sistema utilizando de modo más eficiente el ancho de banda de la línea de transmisión del sistema realizable. Esto se consigue mediante el uso del bit de PID y la naturaleza asíncrona inherente de operaciones de DMA relativas a la ejecución del procesador del soporte lógico operativo del sistema. Cualesquiera conflictos de antememoria de DMA son coincidentes y no afectan a la integridad de los datos para la operación de DMA corriente olaoperación del procesador. Con referencia a continuación a la fig. 3, se 5

6 9 ES T3 10 ha ilustrado un diagrama de flujo que muestra el proceso antes mencionado. En la operación 301 el proceso se inicia y prosigue a la operación 302, en la que un dispositivo de línea de transmisión de E/S es concedido por la línea de transmisión 220 de E/S. A continuación, en la operación 303, el IOBC 201 solicita al SBC 202 acceso de lectura a una línea de antememoria en la memoria del sistema 112, mediante la línea de transmisión 108 del sistema. Después de ello, en la operación 304, el SBC 202 también busca el directorio de antememoria 205 para determinar si los datos solicitados están contenidos en la antememoria 207. En la operación 305, se ha hecho una determinación de si la línea de antememoria requerida están en la antememoria de 207 de lectura o no. En la operación 306, se ha hecho una determinación por el SBC 202 de si la línea de antememoria requerida es válida, es decir se ha hecho una determinación de si el bit válido asociado con la línea de antememoria solicitada ha sido ajustado o no. Este bit válido indica que la copia de los datos solicitados en la antememoria de datos 204 es una copia de la versión más corriente de esos datos. En la operación 307 el SBC 202 notifica al IOBC 201 que la línea de antememoria está en la antememoria 207 y es válida. En la operación 308, el SBC 202 ajusta el bit activo asociado con los datos solicitados en la antememoria 207. Este bit activo indica que la línea de antememoria asociada está siendo accedida de modo corriente por un dispositivo de línea de transmisión de E/S. Después de ello, en la operación 309 el IOBC 201 proporciona los datos solicitados al dispositivo de línea de transmisión de E/S. A continuación, en la operación 310, el SBC 202 está investigando la línea de transmisión de sistema 108 para direcciones que están colocadas en la línea de transmisión del sistema 108. Después de ello, en la operación 311, si el SBC 202 detecta un impacto de investigación apropiado sobre la dirección asociada con los datos antes solicitados, ylosbitsválido y activo han sido ajustados como se ha descrito antes, a continuación es ajustado el bit 211 de Invalidar Pospuesto. Este bit de Invalidar Pospuesto indicará después de ello al controlador 203 de la antememoria que ajuste los bits válido y activo apropiados una vez que el IOBC 201 restrinja el acceso de lectura a la página de memoria del sistema. A continuación, en la operación 312, el dispositivo de línea de transmisión de E/S completa el acceso a la lectura de páginas. En la operación 313, el IOBC 201 notifica al SBC 202 que el acceso a la antememoria de página 207 ya no es requerido. Después de ello, en la operación 314, el SBC 202 repone el bit activo, ya que la línea de antememoria solicitada antes mencionada no está siendo ya accedida por el dispositivo de línea de transmisión de E/S. A continuación, en la etapa 315, si está ajustado el bit de Invalidar Pospuesto, entonces el bit válido es repuesto ya que esos datos pueden no ser ya objeto de una copia de la versión más corriente de esa línea de antememoria. El bit de Invalidar Pospuesto es también repuesto. El proceso termina entonces en la operación La ventaja de la nueva configuración del presente invento es que no se requieren Reintentos en la línea de transmisión del sistema 108, y el SBC 202 es capaz de gestionar eficientemente operaciones de investigación de línea de transmisión del sistema y solicitudes de línea de antememoria 201 de IOBC. En los diseños de IOCC tradicionales, el IOBC 201 en vez de el SBC 202 comunica con el controlador 203 de antememoria. Esto requiere que el SBC a veces haga peores suposiciones de caso y gestione de modo ineficiente las operaciones de investigación de la línea de transmisión del sistema. Además, no se requieren disposiciones con doble puerto como se ha descrito anteriormente. Otra característica del presente invento es que la granularidad de la investigación es mantenida imprecisa. Imprecisa no es necesariamente beneficioso si se ha utilizado un Reintento. Sin embargo, con respecto a lecturas desde la memoria del sistema, se ha hecho investigación en una granularidad mayor. En las escrituras a la memoria del sistema, puede realizarse la investigación sobre una menor granularidad. Ambas situaciones son ventajosas si no hay Reintento de las operaciones de línea de transmisión del sistema. Otras ventajas características del presente invento se refieren a la sincronización de E/S. La sincronización de E/S es bien conocida en la técnica como una carrera entre un procesador que es interrumpido (por un dispositivo de E/S) y los datos de escritura de DMA asociados que son escritos a la memoria del sistema a través del IOCC. Un procesador puede ser interrumpido, pero debe existir un mecanismo para permitir que el procesador sincronice el IOCC (es decir drene las operaciones de escritura de DMA en cola del IOCC). De este modo, el procesador no accedería a los datos de escritura de DMA hasta después de que el procesador haya completado la sincronización del IOCC apropiado. La mayor parte de los sistemas tradicionales que proporcionan coherencia de memoria tienen un mecanismo explícito para la sincronización de E/S. Con referencia a la fig. 4, el presente invento proporciona una sincronización de E/S de una manera no tradicional. En la mayor parte de los sistemas, el procesador, al recibir una interrupción desde un dispositivo de E/S realizará una operación de carga de PIO (E/S programada) a interrupción del dispositivo de E/S (operación 403). Esta operación de carga de PIO es típicamente para la información de estado de terminación de DMA desde el dispositivo de E/S. En el presente invento, el IOCC 114 al recibir una operación de carga de PIO desde el procesador (operación 404) tal como el procesador 102 realizará laoperación de carga de PIO apropiada en la línea de transmisión 220 de E/S, pero no devolverá los datos de carga al procesador 102 hasta que todas las operaciones de escritura de DMA en la cola (dentro del IOCC 114) han sido niveladas a la memoria 112 (operación 405). Así, cuando el procesador 102 recibe los datos de carga de PIO (operación 406), los datos de escritura de DMA son válidos en la memoria del sistema 112. Así, el procesador 102 al recibir los datos de carga de PIO puede inmediatamente acceder a los datos 6

7 11 ES T3 12 de escritura de DMA sin emitir una orden de sincronización al IOCC 114. Esto proporciona una sincronización de E/S sin costuras ya que el procesador 102 no tiene que emitir explícitamente ninguna orden de sincronización al IOCC Además, la prestación del sistema es mejorada debido a una reducción en el tiempo de espera del tratamiento de interrupción por el procesador 102 (es decir, la ausencia de una orden de sincronización específica al IOCC 114)

8 13 ES T3 14 REIVINDICACIONES 1. Un método para controlar un controlador (114) de canal de entrada/salida ( E/S ), comprendiendo dicho canal de E/S: un controlador (201) de línea de transmisión de entrada salida de E/S adaptable para acoplarse a una línea de transmisión (220) de E/S; un controlador de línea de transmisión de sistema (202) adaptable para acoplarse a una línea de transmisión de sistema (108); una o más antememorias de datos; y un controlador (203) de antememoria acoplado a una de dichas o más antememorias de datos (205, 206) y a dicho controlador de línea de transmisión del sistema (202); dicho controlador de línea de transmisión del sistema (202) controla todos los elementos del sistema conectados a la línea de transmisión del sistema, realiza transferencias de la línea de transmisión del sistema y funciona con el reloj del procesador conectado a la línea de transmisión del sistema; mientras que dicho controlador (201) de línea de transmisión E/S funciona con múltiples relojes asíncronos; dicha línea de transmisión del sistema emplea un mecanismo de investigación y reintento para mantener la coherencia de las antememorias de los procesadores y las antememorias del controlador del canal de E/S; caracterizado porque dicho controlador (202) de línea de transmisión del sistema controla dicho controlador de antememoria (203) de tal modo que el controlador de línea de transmisión del sistema da la propiedad de las antememorias y proporciona a dicho controlador (201) de línea de transmisión de E/S acceso a las antememorias cuando su uso ha sido solicitado, mediante dicho controlador de línea de transmisión de E/S, hasta que la operación de E/S es completada. 2. Un controlador (114) de canal de entrada/salida ( E/S ), que comprende medios especialmente destinados a poner en práctica el método según la reivindicación 1 ā. 3. El controlador (114) de canal de E/S según la reivindicación 2 ā, en el que dicha o dichas antememorias de datos comprenden además: una antememoria de datos de lectura acoplada a dicho controlador de antememoria (203); y un directorio de antememoria de datos de lectura de E/S acoplado a dicho controlador de antememoria (203). 4. El controlador (114) de canal E/S según la reivindicación 3 ā, que comprende además un medio adaptable para acoplar un sistema de multitratamiento a dicho controlador de canal de E/S mediante dicha línea de transmisión de sistema (108); y en el que dicha antememoria de lectura de datos comprende además: medios para indicar que una línea de antememoria almacenada es la versión más corriente de dicha línea de antememoria en dicho sistema de multitratamiento. 5. El controlador (114) de canal de E/S según la reivindicación 4 ā, que comprende además un medio adaptable para acoplar un dispositivo de E/S a dicho controlador (114) de canal de E/S mediante dicha línea de transmisión de datos de E/S y, en el que dicha antememoria de datos de lectura comprende además: medios para indicar que una línea de antememoria almacenada está siendo accedida corrientemente por dicho dispositivo de E/S. 6. El controlador (114) del canal de E/S según la reivindicación 5 ā,enelquedichaantememoria de lectura de datos comprende además: medios para indicar que dicha línea de antememoria almacenada previamente accedida por dicho dispositivo de E/S no es la versión más corriente de dicha línea de antememoria en dicho sistema de multitratamiento. 7. El controlador (114) de E/S según la reivindicación 3 ā que comprende además: medios para poner en práctica la investigación del nivel de página de dicho directorio de antememoria de lectura de datos acoplado a dicho controlador (203) de antememoria. 8. Un sistema de multitratamiento que comprende: uno o más procesadores; una memoria de sistema; un controlador de memoria acoplado a dicha memoria de sistema; un controlador de canal de E/S acoplado a una línea de transmisión de E/S; un controlador de sistema acoplado a dicho o dichos procesadores, dicho controlador de memoria, y dicho controlador de canal de E/S y una línea de transmisión de sistema que comprende una línea de transmisión de dirección y una línea de transmisión de datos, dicha línea de transmisión de sistema acoplada a dicho o dichos procesadores, dicho controlador de memoria y dicho controlador de canal de E/S, en el que dicho controlador de canal E/S comprende además las características de una de las reivindicaciones 2 ā a7 ā NOTA INFORMATIVA: Conforme a la reserva del art del Convenio de Patentes Europeas (CPE) y a la Disposición Transitoria del RD 2424/1986, de 10 de octubre, relativo a la aplicación del Convenio de Patente Europea, las patentes europeas que designen a España y solicitadas antes del , no producirán ningún efecto en España en la medida en que confieran protección a productos químicos y farmacéuticos como tales. Esta información no prejuzga que la patente esté o no incluída en la mencionada reserva. 8

9 ES T3 9

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