PROCESAMIENTO DE SEÑAL MEDIANTE UN CIRCUITO INTEGRADO PARA LA VIGILANCIA JULIO 2005 DE UN SISTEMA DE FIBRA ÓPTICA. Parte I MEMORIA

Transcripción

1 Parte I MEMORIA 1

2 Prólogo El objetivo de este proyecto es la integración de un sistema que facilite la detección de fallos en una red de fibra óptica. Para ello se ha realizado un estudio, sobre las posibilidades factibles a la hora de integrar el sistema en un solo circuito, a la solución a la que se ha llegado y que se explica en el siguiente texto, es la de la utilización de una señal digital y de su procesamiento mediante una FPGA para su posterior envío a un ordenador mediante el cual se realizara la detección de errores. Esto se ha realizado mediante el envío de un pulso de forma periódica a la red de fibra óptica. Se envía un pulso cada cierto periodo de tiempo a la red de fibra óptica mediante un diodo de luz,este convierte la señal eléctrica en luz y la envía a la red de fibra óptica,la señal se refleja en la propia red al actuar esta como un espejo y esta señal se recoge de nuevo con otro diodo que convierte la señal reflejada nuevamente en una señal eléctrica. Esta señal eléctrica es amplificada y posteriormente enviada a un conversor analógico digital Una vez que tenemos la señal en digital tenemos que procesarla mediante la FPGA, promediándola para eliminar el ruido y preparándola para su envío al BUS de datos. Esa señal procesada será enviada a la red utilizando el Protocolo descrito en el I²C BUS y finalmente será detectado el error mediante un ordenador. 2

3 Índice Parte I Memoria...1 Prólogo...2 Capítulo 1 Introducción Estudio de los trabajos existentes / tecnologías existentes Motivación de proyecto Objetivos Solución desarrollada...9 Capitulo 2 Envío señal (Conversor y Placas) Envío Pulso Red de fibra óptica Amplificador de señal Conversor analógico digital...15 Capitulo 3 Arquitectura FPGA e I²C BUS La placa y su funcionamiento Módulo I²C BUS Arquitectura global FPGA Arquitectura módulo Promediador Arquitectura módulo I²C...28 Capitulo 4 Resultados y Simulaciones Simulación de arquitectura I²C Simulación de módulo Promediador Señal final obtenida por el ordenador...36 Capitulo 5 Herramientas empleadas...37 Capitulo 6 Conclusiones

4 Capitulo 7 Futuros desarrollos...39 Bibliografía...42 Anexos...43 Parte II Pliego de condiciones...1 Parte III Estudio Económico...1 4

5 Capítulo 1 Introducción El objetivo fundamental de este proyecto es la integración de un sistema de detección de fallos en una red de fibra óptica mediante un circuito integrado. En la Parte I, Capítulo 1 se da una breve introducción del porque y el cómo se ha realizado el Proyecto y porque se ha hecho con determinada tecnología y no con otra y como se ha llevado a cabo todo ello. En la Parte I, Capítulo 2 se explica como funciona la red de fibra óptica, como se ha enviado el pulso a la red y como ha sido tratado posteriormente y convertido en una señal digital a través del conversor. En la Parte I, Capítulo 3 se han resumido las funciones que realiza la FPGA una vez que la señal ha llegado a ella. Se resume el funcionamiento de cada componente interno en la FPGA y su posterior procesamiento y adecuamiento de la señal para su envío en el I²C BUS. La forma de desarrollar y procesar estos datos en VHDL y la estructura del protocolo usado I²C también se describen en los puntos del Capitulo 3. En la Parte I, Capítulo 4 se muestran las simulaciones que verifican el correcto comportamiento de los componentes de la FPGA y los resultados obtenidos En la Parte I, Capítulo 5 se detallan las herramientas empleadas. En la Parte I, Capítulo 6 se detallan las conclusiones a las que se ha llegado. En la Parte I, Capítulo 7, se desarrollan los pasos a seguir para futuros desarrollos del proyecto. Finalmente las partes, Parte II y Parte III, contienen la información de carácter contractual del proyecto y las referentes a datos económicos. 5

6 1.1 Estudio de los trabajos existentes / tecnologías existentes La degradación de las redes de fibra óptica es posible debido a influencias externas tales como temperatura, agua, rotura, etc. Por ello es necesario un sistema de mantenimiento de la red. En la actualidad se usa un sistema que podríamos denominar como un PLC mas o menos del tamaño de un ordenador. Este se sitúa en la línea que se quiere verificar y de forma no periódica envía una señal y verifica el estado de la red. Esta señal es de diferente longitud de onda a la de los datos que en ella se transmiten. Este sistema de detección de fallos en una red óptica tiene las siguientes desventajas: - La medida de la red no es totalmente fiable y las medidas son realizadas de forma discontinua e incompleta. - Es imposible testear todas las líneas existentes en una red de comunicaciones compleja ya que es imposible colocar estos medidores en cada una de las líneas. - Es caro, consume mucho tiempo y no esta integrado en la red - Se pueden producir errores en la transmisión de datos al trabajar con diferente longitud de onda que los mismos. - No se puede determinar con exactitud donde esta el fallo en la red, siendo incluso necesario cambiar toda la línea o ir buscando el fallo, lo cual requiere tiempo, personal y dinero. 6

7 1.2 Motivación del proyecto La realización de este Proyecto es bastante clara y es debida a la cantidad de desventajas existentes en el actual sistema de detección de errores. En este proyecto se van a evitar todas estas desventajas descritas en el punto anterior y además se van a disminuir los costes de forma exponencial con lo cual es casi una obligación llevar a cabo este proyecto de forma exitosa. 7

8 1.3 Objetivos Todas estas desventajas se solucionan integrando la detección de fallos en el mismo componente que envía y recibe los datos en la red, con lo cual se consigue llegar a todas las líneas de la red, se realizan un test de forma periódica y fiable,a la vez que se utiliza la misma longitud de onda de los datos, por lo cual estos no se ven disturbados. Además se puede detectar con exactitud en que lugar de la línea se ha producido el error, a continuación se describen los datos concretos a realizar. - Introducir el circuito en unos módulos de envío y recepción de datos de fibra óptica (65mm x 30mm aprox.) ya existentes. - Reducir costes, ya que el circuito se realizaría posteriormente en serie y es mucho mas barato que el actual sistema utilizado. - Mantenimiento preventivo de la viabilidad de la red de fibra óptica. - Mejorar la velocidad en el envío y recepción de datos con garantías de que no se produzca ningún fallo en la transmisión. - Tener una permanente disponibilidad de la red y de los usuarios a la hora de enviar y recibir datos. - Representación de toda la red con el conocimiento de los usuarios conectados, con sus velocidades de transmisión y su disponibilidad. - Hacer mediciones de forma periódica en cada una de las líneas mientras se trabaja con la misma longitud de onda que es usada para la transmisión de datos. - Determinar con una exactitud de 5 metros donde se ha producido el fallo en la red 8

9 1.4 Solución desarrollada La solución propuesta se ha llevado a cabo mediante el envío de un pulso (300ns de amplitud) de forma periódica (cada 1,1ms) a la red de fibra óptica. Este pulso se envía desde el mismo componente que envía y recibe los datos en la red. El funcionamiento del componente se explica como sigue, se envía un pulso (figura 1,punto 5) cada cierto periodo de tiempo a la red de fibra óptica mediante un diodo de luz (figura 1,punto 2), este convierte la señal eléctrica en luz y la envía a la red de fibra óptica (figura 1,punto 0), la señal se refleja en la propia red al actuar esta como un espejo y esta señal se recoge de nuevo con otro diodo (figura 1,punto 1) que convierte la señal reflejada nuevamente en una señal eléctrica. Esta señal eléctrica es amplificada (figura 1,punto 3 y 4) y posteriormente enviada a un conversor analógico digital (figura 1,punto 7). Una vez que tenemos la señal en digital tenemos que procesarla mediante la FPGA (figura 1,punto 6), esa señal procesada será enviada a la red utilizando el Protocolo descrito en el I²C BUS (figura 1,punto 9) y finalmente será detectado el error mediante un ordenador(figura 1,punto 10). 11 OTDR request 1 RD+ / - Post-ampl LO S detect Test board PD +TIA LD M D fiber 0 2 OTDR pulse Protocoll IC SerDes TD+ / - Tx disable Tx fault Rx LO S MUX T Tx mon Tx bias OTDR PD TIA OUT MD TX + / - BEN + / - Fail MAX I 2 C controller 12 MOD_DEF 0: GND MOD_DEF 1: SCL MOD_DEF 2: SDA ADC µp CLK Amp ADC FPGA OTDR Controller Pulse Figura 1 (Diagrama del modulo de envío y recepción de datos en una red de fibra óptica) 9

10 Red de fibra óptica Diodo que recibe de la señal reflejada del pulso en la red Diodo que envía el pulso y los datos a la red Amplificador de señal con Transimpedancia Amplificador de señal Generador del pulso enviado a la red y a la vez a la FPGA FPGA para procesar la señal Conversor de datos analógico digital Reloj del sistema 20Mhz Envío de datos mediante el I²C BUS Detección de fallos en la red mediante ordenador Diodo que recibe los datos de la red Otras Aplicaciones (medida de temperatura del componente, señales internas, etc) El procesamiento de la FPGA consiste en sumar las primeras 1024 señales reflejadas y posteriormente dividirlas entre dicho numero, se trata de un promedio de diferentes señales para eliminar el ruido existente en la red. Este ruido es muy grande y aleatorio por lo que no es posible aplicar filtros para eliminarlo, siendo necesario un promedio mediante el uso de la FPGA. Una vez que la señal ha sido procesada, tiene que ser preparada para que cuando el I²C BUS pida el resultado, esta lo envíe siguiendo el protocolo descrito en dicho BUS. Con todo esto y contando con los tiempos necesarios para realizar las operaciones se obtiene una señal promediada y limpia cada 1,126 segundos. El porqué del uso de la FPGA y no de otro componente para el procesamiento de la señal se describe a continuación. El diseño de circuitos ha tenido dos posibles variantes: la realización de circuitos integrados propios para aplicaciones específicas y la utilización de otros módulos o celdas básicas ya integradas, que se conectan entre sí para realizar una función dada. Esta última solución es la que conduce al empleo de circuitos de media escala de integración como multiplexores o decodificadores, e incluso de otros de alta escala de integración: memorias y microprocesadores. Desde hace ya algunos años, las posibilidades de diseño a este nivel se han visto incrementadas con la aparición de módulos que admitían cierto grado de programación interna, de 10

11 modo que el diseñador pudiese decidir la función concreta que debían realizar. La ventaja de esta aproximación es la de obtener un diseño rápido a bajo coste. La desventaja no obstante es que el diseño resultante no es muy óptimo. El conjunto de avances en este campo está aproximando estas dos formas de diseño, mezclando el concepto de celdas de propósito general con el de celdas de propósito específico. Uno de los últimos avances en el campo de la lógica programable ha sido el desarrollo de las FPGAs (Field-Programmable Gate Array). Estos circuitos se caracterizan porque presentan arquitecturas regulares e iterativas (tipo array) pero con módulos computacionales más complejos, permitiendo la posibilidad de programarlos a través de una memoria RAM. El circuito consta de una matriz de módulos lógicos configurables, CLB s (Configurable Logic Blocks), rodeada por un conjunto de módulos de entrada-salida IOB s (Input-Output Blocks) e inmersa en un conjunto de conexiones programables de los CLB s entre sí y con los IOB s. La mayor ventaja de estos circuitos es que pueden programarse comprobando el diseño en el mismo momento en que éste se ha realizado. Como contrapartida tenemos que la velocidad se ve fuertemente reducida y que el coste del circuito es mayor. Las FPGAs son sin embargo idóneas para la realización de prototipos como el nuestro, para su posterior integración en un circuito mas pequeño. 11

12 Capítulo 2 Envío señal (Conversor y Placas) El primer paso a realizar es recoger la señal (pulso) que ha sido enviada a la red de Fibra óptica y procesarla para su posterior envío en la FPGA 2.1 Envío Pulso Se envía un pulso de 300ns de ancho y 0,5V de amplitud como el que se muestra en la figura 2 cada 1.1ms (tiempo necesario de la FPGA para procesar los datos) a la red de fibra óptica. Figura 2. Pulso enviado Este pulso es enviado mediante el aparato generador de pulsos, que se muestra en la figura 3, simultáneamente a la red de fibra óptica y la FPGA Figura 3. Generador de pulsos 12

13 2.2 Red de fibra óptica El pulso es recogido por el componente transmisor y receptor de datos que se muestra en la figura 4. Figura 4. Modulo envío y recepción de fibra óptica Este componente recoge los datos que se quieren enviar y recoge también nuestro pulso. Simultáneamente envía todo a la vez en la red de fibra óptica (figura 5) mediante un diodo interno en el componente. Figura 5. Línea de fibra óptica de 5Km Dicha línea de fibra óptica refleja el pulso enviado como si fuera un espejo y lo devuelve de nuevo a nuestro componente. El componente de la figura 4 contiene otros dos diodos internos. Uno que recibe los datos devueltos por la red y otro que recibe el pulso reflejado. Este pulso reflejado (es el que concierne a este proyecto) 13

14 es enviado al amplificador de transimpedancia que se encuentra también interno en el mismo modulo y posteriormente al amplificador de señal. 2.3 Amplificador de señal La señal reflejada llega a la entrada del amplificador de señal como se observa en la figura 6. La señal de salida amplificada es enviada al conversor analógico digital. Figura 6. Amplificador de señal 14

15 2.4 Conversor analógico digital Figura 7.Conversor analógico digital Figura 8. Placa para el conversor analógico digital Señal analógica de entrada (reflexión del pulso) Reloj del sistema de 20Mhz Salida datos en digital Se recibe la señal analógica en la entrada de la placa del conversor analógico digital (figura 8). Esta señal es enviada al conversor AD (figura 7). Este trabaja a 15

16 una velocidad de 20 Mhz impuesta por el reloj del sistema de la figura 9. Convierte la señal en digital y la envía a la salida con un formato de 14 bits en 14 diferentes pins como se observa en la figura 8.Esta salida de 14 pins mas 1 pin del reloj del sistema es la posterior entrada de datos a nuestra FPGA. Figura 9. Reloj del sistema 20 Mhz Este conversor que se ha utilizado es el modelo AD9245 (5mm x 5mm) de ANALOG DEVICES tiene una velocidad máxima de 80Msps (80Mhz de velocidad de conversión) y convierte los datos analógicos en 14 bits digitales. Los motivos por los que se ha decidido usar este conversor son: - Se necesita una gran precisión en los datos de salida ya que la señal óptica reflejada en la red es muy pequeña, por eso se necesitan 14 bits de precisión (a mayor numero de bits mayor precisión en los datos obtenidos) - Se necesita una velocidad de conversión de 20Mhz y el conversor puede ofrecer hasta 80Mhz. - La placa viene dada por el constructor ANALOG DEVICES con lo cual no se tienen mas que colocar las señales de entrada y salida y el reloj del sistema. El reloj del sistema tiene que ser de 20Mhz porque se desea detectar con un error de unos 5 metros el fallo en la red como se muestra en la siguiente ecuación Velocidad = Espacio / Tiempo V * t = E ; t = 1/ 20Mhz = 50ns t *Vel luz / 2 * λ= metros (2 porque es lo que tarda la señal en ir y volver) ( λ = coeficiente de reflexión de las redes ópticas) 50ns * m/sg / 2 * 1,479 = 5.08 metros 16

17 Estos 5.08 metros significan que cada esa distancia tomo una muestra de la línea, con lo que al procesar un total de 5000 muestras con la FPGA (250µs), detectare errores en una línea de hasta 25Km de longitud, mas halla no es posible debido a que la reflexión va disminuyendo a mas lejos de 20Km no es apreciable, además en óptica actualmente es necesario un repetidor cada 20Km con lo cual no es necesario llegar mas lejos. 17

18 Capítulo 3 Arquitectura FPGA e I²C BUS 3.1 La placa y su funcionamiento A nuestra placa le llegan definitivamente los datos en 14 pines (nuestra señal reflejada de 250µs y en 14 bits), el reloj del sistema 20Mhz, el pulso enviado y el modulo del I²C BUS (para el envío de los datos una vez procesados), tal y como se observa en la figura 10 Figura 10. Placa FPGA con conversor, modulo I²C Bus y pulso conectados Entrada del pulso enviado Conversor AD 14 Pins salida + 1 del reloj Entrada del Master del I²C BUS 18

19 Se describen detalladamente las funciones usadas en la placa de la FPGA en la figura 11. En la figura 12, se observa en detalle la FPGA utilizada. Switch usado como reset del sistema Conector para la entrada de los 14 bits de datos y del reloj de sistema Alimentación 5V dcc Figura 11. Placa FPGA Leds para visualización de estados de la FPGA Conector para cargar el programa en la FPGA Conector para la entrada del pulso y de la conexión al I²C BUS Figura 12. FPGA 19

20 El funcionamiento de esta placa, consiste en cargar el programa obtenido en VHDL mediante su conector, después se resetea el sistema y se empiezan a enviar los datos y a procesarlos en la FPGA, una vez procesados y cuando el I²C maestro los pida estos serán enviados siguiendo el protocolo requerido por dicho BUS. La FPGA que se ha escogido puede trabajar con velocidades de hasta 500Mhz y tiene una memoria de 1,2Mb. Se usaran unas velocidades de 100Mhz como mucho y una cantidad de datos de unos 400Kb, con lo que esta FPGA cumple los requisitos necesarios, teniendo capacidad sobrante para realizar otras operaciones. 3.2 El Modulo I²C BUS maestro Este Bus de datos que se ha usado, se muestra en la figura 13 consta de dos cables internos. El cable SCL que es el reloj con el cual funciona el BUS, de 100Khz y el cable SDA que es por el cual se envían y se transmiten los datos al ser este un cable bidireccional. Figura 13. Master I²C BUS con cable de conexión a la FPGA A la hora de usar este BUS es necesario seguir el uso del protocolo descrito en el mismo ( figura 14) y que se describe de forma breve a continuación. El Cable SDA y SCL se encontraran siempre en estado alto, es decir a 1 (3.3V). Cuando desde el ordenador se de la señal para recibir datos, el SCL empezara a transmitir como reloj del BUS a una velocidad de 100Khz, mientras que el SDA enviara la señal de inicio y después la dirección del componente del cual quiere recibir los 20

21 datos y un bit de escritura. Si el componente es el nuestro desde nuestra FPGA se enviara una señal concordancia (bit a 0 ). Después el I²C maestro enviara la dirección del registro, si es la nuestra enviaremos otro bit de concordancia. Entonces se espera a que se vuelva a enviar otro bit de Inicio por parte del SDA, una vez que este lo ha enviado se comprueba de nuevo la dirección con el bit de lectura al final, se envía bit de concordancia por parte de la FPGA y seguido se empieza enviar una serie de 8 bits por parte de la FPGA + bit de concordancia por parte del maestro...así hasta que el I²C no quiera mas datos, entonces el envía señal de no concordancia y se vuelve al estado inicial (SDA y SCL a 1 ). Figura 14. Protocolo I²C BUS A la hora de realizar el programa para la FPGA era necesario saber con exactitud como llegaban las señales enviadas por el I²C BUS, por lo que se tomaron los datos a la entrada de la FPGA como se muestra en la figura 15. La dirección que envía el maestro es la de nuestro componente, el numero 24 en decimal o lo que es lo mismo el numero en Hexadecimal mas un bit a 0 de escribir. Como se comprueba en nuestra gráfica de la figura 15 la sucesión de números que se tienen que ver es esta , para cada bit un pulso de reloj, tal y como se muestra. Lo que ha sido de nuestro interés es ver con que retardo va el BUS SDA con respecto al SCL para su posterior simulación e integración con tiempos exactos en nuestro programa VHDL para la FPGA. 21

22 4 3,5 3 Tensión (V) 2,5 2 1,5 1 0,5 0-0, Tiempo (us) SDA SCL Figura 15. Gráfica del protocolo I²C a la entrada de la FPGA 3.3 Arquitectura global FPGA A la hora de implementar las funciones necesarias para el procesamiento de los datos, se ha seguido el siguiente protocolo. Se han ido creando bloques en código VHDL, cada bloque se ha convertido en un modulo esquemático y posteriormente se han ido introduciendo en una arquitectura general como se muestra en la figura 16. Cada conjunto de bloques complejos han sido simulados mediante la herramienta Modelsim y todo el conjunto ha sido implementado mediante el programa desarrollado por Xilinx denominado ISE 7.1 mediante código VHDL. Las entradas de nuestro sistema como se observan en la figura 16 son: CLK_20 -> Reloj del sistema 20Mhz. reset -> Reset del programa, inicializa todos los valores. PULSE -> El pulso enviado a la red óptica llega a su vez a la FPGA. CONV_DATIN(13:0) -> Bus de datos con los 14 bits enviados por el conversor analógico digital SDL_CLK -> Reloj del I²C BUS SDA_BUS -> Bus bidireccional por el que se verifica si nosotros tenemos una dirección asignada desde el protocolo I²C maestro. 22

23 Figura 16.Arquitectura Global (mejor resolución en pagina 1 de anexos) Las salidas de nuestro sistema como se observan en la figura 16 son: SDA_BUS -> Bus bidireccional, por el se enviaran los datos procesados. LED1..8 -> Leds de la placa para verificación del estado de funcionamiento. Datos(13:0) reset condición PULSE dirección ram MULTIPLEXOR dirección ram PROMEDIO dirección ram Datos(13:0) RAM CONV_DATIN(13:0) ENVIO DATOS I²C Datos Enviar datos MODULO I²C Datos Seguridad Figura 17. Diagrama de bloques arquitectura global 23

24 En el gráfico de la figura 17 se explican de forma global los módulos utilizados a la hora de desarrollar el programa en lenguaje VHDL. Todo el sistema utiliza el reloj de 20Mhz, menos el modulo de envío de datos al I²C y el modulo I²C,estos utilizan el reloj impuesto por el I²C maestro de 100Khz. En él modulo Promedio se reciben 4 señales mediante las cuales se realiza lo siguiente: - La señal reset cuando esta activa 1, resetea el sistema e inicializa todos los valores a 0. - Los datos llegan de 14 bis en 14 bits, cada ciclo de reloj, enviados por el conversor en la señal CONV_DATIN(13:0). - La señal Seguridad, es enviada por el modulo I²C y sirve para indicar que se va a proceder a la lectura de los datos actuales en la RAM, con lo cual no se pueden escribir datos en esta mientras estos se están enviando. Es una señal utilizada para no sobreescribir los datos mientras estos se están leyendo durante un periodo de tiempo de 0,9009 segundos que es lo que dura la transmisión de datos al ordenador mediante el I²C BUS. - Cuando llega la señal PULSE, significa que se acaba de enviar un pulso a la red de fibra óptica, por lo que durante los siguientes 5000 pulsos de reloj (250us) se guardaran los datos en una memoria ram temporal (se graba la reflexión de la señal). Los siguientes 1024 pulsos producirán 1024 señales, cada una con 5000 datos de 14 bits. Estas 1024 señales serán sumadas y divididas entre 1024 para hacer su promedio y eliminar así el ruido. Cuando la operación este hecha se enviara una señal de condición al multiplexor y también al mismo la dirección correspondiente en la cual se tendra que guardar cada dato, los datos serán enviados directamente a la RAM final. El modulo Multiplexor, se encarga de enviar las direcciones a la RAM según la condición que le llegue, si es 1 envía direcciones para guardar datos en RAM según le indique el modulo promediador, si es 0 envía las direcciones para leer los datos de la RAM controladas por el modulo envío datos al I²C. 24

25 En el modulo RAM se guardan los datos definitivos de una señal promediada y esperan a ser enviados cuando el I²C los pida, sino los pide, estos datos serán borrados y grabados los nuevos procedentes del siguiente promedio. Así se tendrá siempre una señal nueva disponible cada 1,024 segundos. Teniendo siempre en todo momento una señal preparada para ser enviada al I²C BUS. El modulo envía datos al I²C al recibir la señal de enviar datos en el modulo I²C y esta ser 1 procede a recoger los datos de la RAM en paralelo y procesarlos para enviarlos en serie al modulo I²C. El modulo I²C recibe los datos en serie y los va enviando siguiendo el protocolo indicado por el I²C maestro. Mientras esta enviando los datos la señal seguridad estará en el valor 0, lo que significara que no se podrán escribir datos en él modulo RAM. Mientras esta señal este a 1 se podrán escribir datos en la misma. 3.4 Arquitectura módulo Promediador El bloque all_fertig que se puede ver en la parte baja de la figura 16 es el mismo que se puede observar en la figura 18 y que esta incluido dentro del mismo. Las señales de entrada de este bloque como se observa en la figura 18 son: CLK_20 -> Reloj del sistema 20Mhz. reset -> Reset del sistema, señal creada por el switch de la placa. PULSE -> Pulso enviado a la red óptica, enviado a la vez a nuestra FPGA. CONV_DATIN(13:0) -> Datos enviados por el conversor analógico digital. IIC_OK -> Señal enviada por el modulo I²C y que sirve para asegurar que mientras se están leyendo los datos de la FPGA estos no sean modificados. Las señales de salida del bloque como se observa en la figura 18 son: DAT_FERTIG -> Señal que indica que el promedio a terminado y se empiezan a enviar los datos a la RAM del sistema. DAT_DEFINITIV(13:0) -> Datos promediados que se envían a la RAM. 25

26 condiciones PROCESAMIENTO DE SEÑAL MEDIANTE UN Figura 18.Arquitectura promediador (mejor resolución en pagina 2 de anexos) condición PULSE reset condiciones direcciones ram Datos MULTIPLEXOR Datos direcciones Datos condición direcciones Datos RAM 1 RAM 2 RECOGE DATOS condición direcciones RAM AUX direcciones ram Datos Datos en RAM CONV_DATIN(13:0) IIC_OK SUMA Y DIVIDE DAT_DEFINITIV (13:0) DAT_FERTIG Datos RAM AUX(23:0) Datos RAM 2(13:0) Datos RAM 1(23:0) Figura 19.Diagrama de bloques arquitectura promediador 26

27 En la figura 19 se observa el diagrama de bloques del modulo promediador, todo él modulo utiliza el reloj del sistema de 20Mhz. Él modulo recoge datos, reacciona primero mediante la señal reset inicializando todos los valores a 0, después espera a que llegue la señal PULSE. Cuando esta llega coge la primera señal que llega en CONV_DATIN(13:0)(5000 datos de 14 bits) y la envía al multiplexor, enviándole también una condición y la dirección en la cual tendrá que guardar los datos. Esta primera señal será guardada en la RAM 1. Cuando llega el siguiente pulso, 1,1ms después, se hará el mismo procedimiento pero ahora la señal será guardada en la RAM 2. Una vez que se ha guardado la segunda señal será enviada la condición datos en RAM al modulo SUMA y DIVIDE. Todas las siguientes señales que vengan hasta la numero 1024 serán de nuevo guardadas en la RAM 2 y siempre después de guardadas se enviara la condición datos en RAM. El modulo multiplexor se encargara de enviar las señales con sus direcciones y las condiciones de lectura o escritura a los tres módulos de RAM, según las condiciones que le entren. Los módulos RAM 1 y RAM AUX, son iguales y de una capacidad de 8192 datos por 24 bits (solo se usaran 5000 por 24 bits), ya que aquí serán guardados los datos que se irán sumando. En él modulo RAM 2 solo será guardada temporalmente la señal recogida, por lo que se usara una memoria de 8192 por 14 bits. Él modulo SUMA Y DIVIDE, se encarga de elaborar las operaciones aritméticas. Cuando recibe la señal de datos en RAM coge los datos de la RAM 1 y los suma con los datos de la RAM 2 (250µs) guardando la suma en la RAM_AUX. Después coge los datos de la RAM_AUX y los guarda de nuevo en la RAM 1 (250us).Se realiza la misma operación 1024 veces, entonces se tienen todas las señales sumadas en la RAM_AUX. Se procede a la división y al envío 27

28 de los datos a la RAM definitiva desde la que tomara los datos el I²C maestro, siempre y cuando la condición IIC_OK lo permita( no se estén leyendo en ese momento los datos anteriores, sino no se enviara nada). La división consiste en el desplazamiento de 10 bits hacia la izquierda. Al tener una señal guardada de 24 bits de tamaño se cogerán solo los primeros 14 bits mas significativos y los otros serán eliminados, esta es la división de números binarios, de hay que se hayan guardado un numero de 1024 señales ya que 1024= 2 10, como se muestra en el ejemplo de la figura 20. Estos datos serán enviados por la señal de salida DAT_DEFINITIV(13:0) y se activara la señal DAT_FERTIG que indica que se van a enviar los datos a la RAM definitiva 1100 (número 12 en binario) 2² = 4 (se corre dos posiciones a la derecha) = 11 ( 3 en decimal,los decimales son despreciados) Figura 20. Ejemplo de división mediante desplazamiento en binario El tiempo total que se tarda en la elaboración de este modulo es de unos 0.8ms, 250us en tomar la senal,250us en sumarla y guardarla en RAM_AUX y 250us en dividirla y enviarla a la RAM, es por eso que se ha decidido enviar el pulso a la red óptica cada 1,1ms. 0,3ms de mas por seguridad de que todo se ha procesado correctamente. 3.5 Arquitectura módulo I²C Los bloques que se pueden ver en la parte alta de la figura 16 son los que se encargan de organizar los datos para su entrega final al I²C BUS, siguiendo el protocolo del I²C maestro, estos bloques se observan en la figura 21. Las señales de entrada que se observan en la figura 21 son: CLK_20 -> Reloj del sistema de 20Mhz. 28

29 reset -> Señal usada en este caso no como reset, sino como señal que indica si esta a 1 habrá que guardar los datos que vengan, si esta a 0 se espera. CONV_DATIN(13:0) -> Datos enviados por el módulo promediador. SDL_CLK -> Reloj gobernado por el I²C maestro SDA_BUS -> Bus bidireccional por el que se verifica si nosotros tenemos una dirección asignada desde el protocolo I²C maestro. Figura 21. Arquitectura módulo I²C (mejor resolución en pagina 3 de anexos) Las salidas de nuestro sistema como se observan en la figura 21 son: SDA_BUS -> Bus bidireccional, por el se enviaran los datos procesados. LED1..8 -> Leds de la placa para verificación del estado de funcionamiento. En la figura 22 se observa el diagrama de bloques del modulo I²C, él modulo TOMO DATOS y los módulos RAM utilizan el reloj del sistema de 20Mhz, mientras que los módulos ENTRE RAM IIC y IIC_MO usan el reloj enviado por el I²C maestro de 100Khz y denominado SCL en el protocolo del I²C BUS. El módulo TOMO DATOS espera a que la señal reset este a 1, cuando esto ocurre, empieza a recibir datos por el BUS CONV_DATIN(13:0). Estos datos 29

30 tienen un tamaño conjunto de 14 bits, pero a la hora de enviar datos siguiendo el protocolo I²C BUS los datos tienen que tener una longitud de 8 bits, por lo que será necesario dividir los datos en dos rams de 8 bits, RAM A y RAM B. En la RAM A se envían 2 ceros y los primeros 6 bits mas significativos (ej. Si nuestros primeros 6 bits son se enviara esto, ), y en la RAM B se envían los siguientes 8 bits. A la vez se envían una señal de lectura / escritura al MULTIPLEXOR y a ambas rams. Cuando este activado el reset, activaremos la condición de escritura y además se enviaran las direcciones de cada dato al multiplexor. Datos1(7:0) Datos2(7:0) reset lectura/escritura condición direcciones RAM A direcciones ram MULTIPLEXOR condición direcciones RAM B TOMO DATOS direcciones ram start DETECT START espera CONV_DATIN(13:0) datos IIC_MO SDA_BUS ENTRE RAM IIC enviar datos LED1..8 seguridad Datos RAM B(7:0) Datos RAM A(7:0) Figura 22. Diagrama de bloques módulo I²C El módulo MULTIPLEXOR se encarga de enviar las direcciones adecuadas según le llegue la señal de escritura o de lectura. Si es de escritura, enviara las 30

31 direcciones para escribir en ambas rams, y si es de lectura estará siempre esperando a que el modulo ENTRE RAM IIC le indique las direcciones de lectura. Los módulos RAM A y RAM B, son las rams definitivas en las cuales se guardarán los datos y de aquí serán enviados al I²C BUS y de ahí al ordenador su destino final. Cada ram tiene una capacidad de 8bits por 8192 datos, en las que se usaran solo las 5000 primeras posiciones (tamaño de nuestros datos). El módulo ENTRE RAM IIC tiene que enviar los datos al módulo IIC_MO cuando este se lo indique mediante la señal enviar datos. Cuando esta señal sea recibida se irán enviando las direcciones de los datos deseados al multiplexor y se irán enviando alternativamente, primero los datos de la RAM A y después los datos de la RAM B. Siempre después de cada 8 bits de datos(ram A o B), se espera un pulso (Señal de concordancia diciendo que los datos han llegado enviada por el I²C maestro) y se envían los otros 8 bits, después otro pulso y así continuamente. Así se seguirán enviando datos hasta que la señal enviar datos sea desactivada por el módulo IIC_MO. Es importante reseñar que el reloj utilizado por este modulo es el que envía él módulo I²C maestro de 100Khz. El módulo DETECT START, es un bloque muy pequeño y se encarga tan solo de detectar la señal de START que el I²C maestro envía al SDA_BUS. Esta señal consiste simplemente en un flanco de reloj de 1 a 0. Cuando esto ocurre se envía la señal de start al modulo IIC_MO. Este bloque solo esta operativo cuando el IIC_MO activa la señal espera, así mientras se estén procesando o enviando datos, este modulo no esta detectando siempre el flanco del SDA_BUS, es como un reset temporal hasta que se vuelva a estar en estado de espera de la siguiente señal de START enviada por el I²C maestro. El módulo IIC_MO, es él mas complicado y mas costoso a la hora de su implementacion, en comparación con los otros, esto es debido a que el uso de un BUS bidireccional no es sencillo, ya que puede haber conflictos a la hora de 31

32 enviar y recibir datos por el mismo bus. Conque en un momento se envíen instrucciones por parte del I²C maestro y a la vez datos por la FPGA, aquí se producirá un fallo y el sistema se quedara bloqueado. Esto ha sido solucionado con la implantación del tercer estado en dicho BUS de datos, el estado de alta impedancia o Z. Así después de cada vez que se cambia el sentido de los datos, es decir de enviar a recibir o viceversa, se declarara el tercer estado Z en la FPGA. El módulo IIC_MO, esta en espera hasta que recibe la señal de start enviada por el módulo DETECT_START, cuando esta llega se empiezan a recibir las condiciones impuestas según el protocolo I²C maestro. Primero se recibe la dirección del componente bit a bit y utilizando el reloj del I²C maestro, si coincide con la nuestra ( , 24 en hexadecimal) es enviada una señal de concordancia al SDA_BUS, sino se corta la comunicación ya que nosotros no somos el componente con el que se desea comunicar. Después el maestro envía la dirección del registro, que si coincide con la de nuestro uso de la FPGA( , 0 en hexadecimal) entonces significa que es de nuestro componente del cual se solicitan los datos. Se procede entonces a ir enviando los datos, con lo que se envía la señal enviar datos al módulo ENTRE RAM IIC, estos datos van siendo enviados al SDA_BUS del I²C maestro siempre esperando después una señal de concordancia por el mismo. Mientras se realizan las operaciones se esta enviando también una señal de espera al módulo DETECT START y a su vez cuando se sepa que tenemos que enviar los datos, se enviara la señal seguridad para que no se modifiquen los datos en RAM A y B mientras están siendo enviados. También se activaran los LED1..8 alternativamente, pero solo como carácter indicativo del momento de la transmisión en el que se encuentra la FPGA. Previamente se ha explicado el funcionamiento del Protocolo I²C maestro, hay se pueden encontrar con detalle, los pasos que se siguen en este módulo, o si se quiere mas información en el anexo incluido que explica exactamente las condiciones a seguir en el Protocolo I²C maestro. 32

33 Capítulo 4 Resultados y Simulaciones Se han realizado simulaciones de los bloques más significativos y se han explicado los resultados finales obtenidos por todo el sistema. Las simulaciones debido a su tamaño no pueden ser mostradas en su totalidad, solo se muestran las partes más significativas e importantes de las mismas. 4.1 Simulación de arquitectura I²C En las simulaciones de las figuras 23 y 24 se puede observar el procedimiento seguido en el protocolo I²C y la verificación de su funcionamiento. Como se señala en la figura 23 se comprueba que el protocolo seguido a la hora de verificar la dirección de nuestro componente( ) y la dirección del registro( ), son correctos. En la parte baja de dicha figura se va comprobando como los estados de los cuales consta el módulo I²C van cambiando y lo hacen según el protocolo indicado y de forma correcta, cada estado comprueba un bit del protocolo I²C. Señal escritura(0) / lectura(1) Dirección componente Señal de concordancia(envia FPGA) Primeros 6 bits a 0 de los 8 que tiene la dirección del registro Figura 23. Simulación con principio del protocolo I²C maestro Señal que detecta el START del protocolo I²C maestro 33

34 En la figura 24, se observa el correcto envío de los 8 bits de datos después de la previa verificación de las direcciones realizada en la figura anterior. Se observa como los datos correspondientes, en este caso , a la salida en el SDA_BUS son iguales a los datos enviados desde la RAM en la cual se guarda la señal definitiva. Señal de concordancia(envía I²C maestro) Figura 24. Simulación del envío de datos por el I²C 4.2 Simulación de módulo Promediador En la figura 25 y 26 se observa la simulación del modulo promediador. En la figura 25 se ve como los datos que van entrando al sistema en cada ciclo de reloj. En la mitad de la figura 25 se puede ver también como para un número determinado de datos (normalmente ese numero es 5000, pero se ha simulado con 8 datos para poder visualizar el resultado) se van guardando en una dirección diferente de la RAM para su posterior suma y promedio. Estos datos se empiezan a guardar cuando la señal pulso, como se ve en la figura 25, llega al módulo. Esta operación se ha realizado 4 veces(en la realidad se hace 1024 veces), sumando diferentes números y se ha realizado la división entre dicho numero. Todo ello como se indica en el módulo promediador (se suma RAM 1 y RAM 2 y se guarda en RAM AUX) 34

35 Datos Pulso Direcciones Datos guardados en la ram Figura 25. Recogida datos módulo promediador En la figura 26 se toman los datos definitivos de la RAM AUX y se realiza la división, en nuestro caso de la simulación entre el número 4(en la realidad 1024). A la vez que se envían los datos definitivos se activa la señal dat_fertig que indica que se están enviando los datos al módulo I²C. Como se observa los datos se envían satisfactoriamente al tiempo que la señal dat_fertig esta activa. Con lo que se quiere reseñar que todas las simulaciones han sido satisfactorias. Direcciones ram_aux Señal dat_fertig Datos de salida ya divididos entre 4 Figura 26. Envió de datos módulo promediador Datos en ram_aux antes de su división(suma total señales) 35

36 4.3 Señal final obtenida por el ordenador La señal final recibida por el ordenador gracias al modulo I²C y los cálculos realizados en la FPGA es un conjunto de números agrupados en bloques de 8 bits, al juntar estos números y elaborar una gráfica se obtendría una gráfica como la de la figura 27, en la que se observa como la reflexión del pulso en la fibra óptica cada vez va siendo menor y en la que se puede ver también la distancia en Km de la línea, en este caso se observan dos líneas una de 4km y otra de 6Km. Los primeros 4km es una línea, después hay un pequeño salto al cambiar de una línea a otra y finalmente se llega al valor 0. Esta señal es prácticamente la que se ha obtenido en el proyecto, pero con un pequeño problema de timing en la FPGA, que es fácil de solucionar, lo cual no representa un problema a la hora de indicar que nuestra señal es totalmente satisfactoria a tenor del trabajo realizado. Figura 27. Señal obtenida 36

37 Capitulo 5. Herramientas empleadas HARDWARE: - Placa optica NEC (transmiter / receiver) - Waveform generator (HP 33120A) - Multimeter 179 true RMS - Connii I²C single Master - Virtex 4 LX evaluation board - AD 9245 Analog Devices - Synthesized signal generator HP 8665B - Serial data analyzer Le Croy - Voltage amplifier DHPVA - HP compaq NC Pulse generator HP 8131ª - Oscilloscope TDS540 Tektronix - 3 fuentes DC Power supply(0..20v) - Línea Optica de 10Km SOFTWARE: - I2C Studio V1.9 - Modelsim XE II 5.8c - Xilinx ISE 6.3i - Xilinx ISE ADC-Analyzer Version Quartus II Micrografx Designer 37

38 Capitulo 6. Conclusiones Este proyecto constituye una parte muy importante de un proyecto de mayores dimensiones. A la vista de los resultados y del trabajo realizado se pueden destacar los siguientes puntos: - El trabajo realizado en este proyecto, ha sido bastante costoso en cuanto a tiempo debido a la gran amplitud de conceptos necesarios así como a la prácticamente nula ayuda recibida, debido a que en el área de desarrollo en el que se ha desarrollado el proyecto, no se encontraba ningún otro ingeniero electrónico con conocimientos de VHDL. Por lo que el desarrollo de este proyecto ha sido practicamente individual. - La opción de realizar el diseño sobre una FPGA es muy recomendable a la hora de realizar un prototipo, pero no debe emplearse como diseño final dados los costes del circuito para su realización en serie y su repercusión sobre la velocidad del sistema. - Los bloques de diseño más importantes que se han realizado, han sido: - Se estudiaron las posibilidades del sistema y se decidió realizarlo mediante una FPGA concretamente la Virtex 4 de Xilinx - Se realizo la búsqueda de una placa en la cual se pudiera desarrollar el sistema - Se busco un conversor analógico digital que se adecuara a las condiciones de nuestra placa - Se desarrollaron los bloques en VHDL lo cual fue lo más costoso en tiempo, particularmente el módulo I²C, con el cual no fue fácil su implementacion. - Todo ello constituye que se ha debido realizar una gran inversión de tiempo en desarrollar el lenguaje VHDL sin el cual este proyecto no hubiera sido posible. En dicho lenguaje se han aprendido muchos nuevos conceptos y se han recalcado algunos ya conocidos. Así como también se han aprendido importantes conceptos sobre las telecomunicaciones. 38

39 Capitulo 7. Futuros desarrollos El proyecto desarrollado no tiene ningún sentido sin la continuidad del mismo, lo que se encuentra en este texto explicado es una parte muy importante del mismo. Pero debido al tamaño del mismo, la siguiente parte necesaria para él termino del proyecto global seria necesaria y de una duración de entre 10 y 12 meses aproximadamente. Esta segunda etapa del Proyecto consiste en: - Con las señales obtenidas en este proyecto, se deberían comparar con las señales de la red sin fallos, mediante la comparación de la señal buena y la realidad se determinaría el lugar exacto del fallo en la red. Esto se realizaría mediante programación en C++ o en Matlab. - Otro posterior desarrollo paralelo a este, sería usando los bloques ya creados aquí para la comunicación con el I²C bus, se enviaría en vez de un pulso a la red, una señal senoidal. De la cual se esperaría también la reflexión en la red y mediante el análisis de armónicos de la misma se obtendría un segundo método para análisis de fallos en la línea de fibra óptica. Así podrían ser analizados a la vez la posibilidad de testear desde la transmisión y la recepción a la vez en la misma línea. Desde un lado de la línea se testearia enviando un pulso y desde el otro se testearia enviando una senoidal, así no habría conflictos al ser señales diferentes. - En este proyecto se ha realizado también un programa que realiza lo mismo que el aquí desarrollado a la hora de realizar el promedio de la señal pero de forma 4 veces más rápida, este programa ha sido simulado y funciona perfectamente, no ha podido ser implantado debido a que se necesitaría una FPGA más rápida a la hora de procesar los datos. Si en el futuro se construyera una FPGA más veloz esta parte podría ser usada y la velocidad de obtención de una señal cuadriplicada. A continuación se explica el funcionamiento de dicho modulo promediador como se observa en la figura 28 y

40 El desarrollo del futuro posible módulo promediador en VHDL, consta de solo un bloque de memoria en vez de 3 y es 4 veces mas rápido que el anterior módulo, aquí no es posible usarlo debido a que la tecnología de la FPGA todavía no ha adquirido la velocidad necesaria para su procesamiento. La diferencia frente al anterior desarrollo consiste en que aquí se usa el reloj de 20Mhz como una señal normal y el reloj del sistema es de 100Mhz, es con este que se realizan las operaciones entre los pulsos de reloj del reloj mas lento. En la figura 28 se observa el diagrama de bloques usado, el módulo avereger toma los datos procedentes del conversor cuando la señal pulse se activa, cuando esto ocurre coge los datos anteriores guardados en la Ram y los suma a los actuales que vienen, estos datos se guardan de nuevo en la misma Ram, así en 3 pulsos de reloj de 100Mhz se han realizado todas las operaciones necesarias mientras solo ha pasado un pulso de reloj de 20Mhz como se observa en la simulación de la figura 29 Figura 28. Mejora módulo promediador Posteriormente cuando los datos estén listos se envían al módulo between_aver_iic que realiza la división (mediante desplazamiento) a la vez que envía los datos al modulo I²C y una señal de Ok diciendo que se empiezan a enviar los datos. En la figura 29 se observa como para cada pulso de reloj de 20Mhz hay 5 de nuestro reloj de 100Mhz. Con este se realizan las operaciones, se cambia la 40

41 dirección de la Ram y los datos pasan de una a otra como se comprueba en dicha simulación. La simulación de este componente también ha sido satisfactoria Reloj 20Mhz Reloj 100Mhz Pulse Datos Direcciones Figura 29. Simulación mejora módulo promediador 41

42 Bibliografía [SADOT04] Apuntes asignatura Diseño de sistemas digitales, Sadot Alexandres [KEVSK96] VHDL for PROGRAMABLE LOGIC KEVIN SKAHILL Addison Wesley Enlaces Web

43 ANEXOS A continuación se adjuntan el código fuente utilizado y otros datos de relevancia como se muestra a continuación: - Módulo esquemático arquitectura global - Módulo esquemático arquitectura módulo promediador - Módulo esquemático arquitectura módulo I²C - Código fuente en VHDL usado para la FPGA - Módulo esquemático futuros desarrollos - Código fuente del mismo modulo para futuros desarrollos - I²C-BUS SPECIFICATION - CONVERTER A/D Bit 80Msps - ISE Quick Start tutorial 43