INTERRUPCIONES. Existen 256 interrupciones En el modo real cada una tiene un vector asociado Vectores de 4 bytes: segmento + offset 32 F0 50 8A

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1 Tres tipos de interrupciones: Internas (TRAPS) Externas (HARDWARE) Software Existen 256 interrupciones En el modo real cada una tiene un vector asociado Vectores de 4 bytes: segmento + offset : : : : : F0 50 8A Memoria principal Segmento Offset Vector 0 = F032:8A50 (dirección donde comienza la rutina de atención) Número de interrupción: Internas : implícito Externas : Enviado por el periférico solicitante Software : indicado en la propia instrucción

2 Error de división por 0 Ejecución paso a paso NMI (No enmascarable) Instrucción Desbordamiento (O) Reservadas por EL (modo protegido) Utilizables por el usuario 255 Cada vector: 4 bytes La tabla ocupa 256x4 = 1024 bytes (1 Kbyte) Dirección del vector: 0: x 4

3 Proceso de una interrupción: 1. Guarda registro F en la pila 2. IF=0, TF=0 3. Guarda CS en la pila 4. CS = NUM_ x Guarda IP en la pila 6. IP = NUM_ x 4 Retorno de interrupción: IRET Realiza el proceso inverso

4 Internas ERRUPCIONES 0 Error de división por 0 El cociente no cabe en el registro destino 1 Ejecución paso a paso Se produce una interrupción cada vez que se ejecuta una instrucción si el flag T está activado 2 NMI (No enmascarable) Interrupción hardware (NMI) 3 Instrucción 4 Desbordamiento (O) Produce una interrupción cuando se ejecuta la instrucción (1 byte) - BREAKPOS Si el flag O está activado se dispara al ejecutar la instrucción O Reservadas Son necesarias en el modo protegido Fallos de página Nivel de privilegio insuficiente Violación de límite de segmento No deben utilizarse en el modo real IBM las utilizó en el PC Software Cualquier interrupción se puede disparar mediante la instrucción n

5 Hardware NMI R CPU NMI activa en flanco de subida R activa a nivel alto La CPU genera dos impulsos de reconocimiento de interrupción REQ0... REQ4 Lógica A R A Reconocimiento Petición vector D0.. D7 Nº de vector

6 Interconexión de varios dispositivos a la línea de interrupción El PIC 8259 ( Programmable Interrupt Controller ) ESQUEMA ERNO DE BLOQUES A BUFFER D0..D7 BUS DE DATOS LÓGICA DE CONTROL RD# WR# A0 CS# CAS0 CAS1 CAS2 LÓGICA LECTURA/ ESCRITURA CONTROL DE CASCADA ISR REGISTRO ERRUPCIONES EN SERVICIO Bus interno (8 bits) ÁRBITRO DE PRIORIDADES IRR REGISTRO DE PETICIÓN DE ERRUPCIÓN SP/EN IMR REGISTRO DE MÁSCARA

7 Proceso de una interrupción en el PIC 1. Un periférico solicita interrupción IRR REGISTRO DE PETICIÓN DE ERRUPCIÓN IRR Se activa el bit correspondiente en ISR 2. El PIC solicita interrupción a la CPU () 3. La CPU reconoce la petición con un primer pulso de A 4. Se activa el bit correspondiente de ISR y se desactiva en IRR IRR ISR La CPU envía el segundo pulso de A 6. El PIC coloca un puntero de 8 bits en el bus de datos El valor del puntero es distinto para cada entrada IRQ Es programable 7. A partir de entonces comienza a ejecutarse la rutina de atención

8 Fin de interrupción (EOI) Los bits activos de ISR bloquean futuras peticiones por esa línea Líneas activas ISR Líneas bloqueadas Deben ponerse a 0 al terminar la rutina de servicio: (EOI) Formas de poner a 0 el bit de ISR: 1. Programar el modo automático (AEOI) El bit se pone a 0 automáticamente al colocar el puntero en el bus de datos 2. Enviar al PIC el comando EOI: No específico : pone a 0 el de más prioridad Específico: pone a 0 el que se le indica Generalmente se envía el EOI justo antes del IRET

9 PROGRAMA PRINCIPAL RUTINA SERV. A RUTINA SERV. A STI PERMITIDAS TODAS LAS ERR. STI PERMITIDAS STI EOI EOI IRET IRET ISR ISR PONE A ISR PONE A 0

10 Gestión de prioridades 1. Modo ANIDADO ERRUPCIONES IR0 prioridad más alta IR7 prioridad más baja Peticiones de menor prioridad que la que está siendo atendida se ignoran 2. Modo de ROTACIÓN AUTOMÁTICA Útil cuando todos los dispositivos tienen idéntica prioridad Cuando se atiende una IRQ se le asigna la prioridad menor En el caso peor se espera que se atiendan a los otros 7 ISR ISR menor mayor mayor menor Prioridad Prioridad 3. Modo de ROTACIÓN ESPECÍFICA Se le indica en el EOI cuál es el dispositivo que adquiere la menor prioridad

11 PIC MAESTRO A# A0 CS# CAS0 CAS1 CAS2 DIRECCIONES CONTROL DATOS PIC ESCLAVO 1 A# A0 CS# CAS0 CAS1 CAS2 SP/EN Vcc SP/EN PIC ESCLAVO 2 A# A0 CS# CAS0 CAS1 CAS2 SP/EN Lógica de selección MODO CASCADA

12 Gestión de prioridades ERRUPCIONES Modo ANIDADO ESPECIAL Cuando se conectan varios PIC en cascada Permite gestionar las prioridades de forma correcta PIC MAESTRO CAS0 CAS1 CAS2 SP/EN Vcc ISR Maestro PIC ESCLAVO CAS0 CAS1 CAS2 SP/EN ISR esclavo PIC MAESTRO CAS0 CAS1 CAS2 SP/EN Vcc ISR Maestro PIC ESCLAVO CAS0 CAS1 CAS2 SP/EN? ISR esclavo

13 Gestión de prioridades ERRUPCIONES Comando de sondeo ( POLL ) 1. Cuando se activa no se pasan las peticiones de interrupción a la CPU 2. El procesador debe interrogar al PIC para saber si se ha producido petición de interrupción 3. La gestión de las interrupciones, y las prioridades se lleva a cabo mediante software. PIC MAESTRO CAS0 CAS1 CAS2 SP/EN ISR Maestro No se envían las peticiones

14 El registro de máscara ERRUPCIONES ISR REGISTRO ERRUPCIONES EN SERVICIO ÁRBITRO DE PRIORIDADES IRR REGISTRO DE PETICIÓN DE ERRUPCIÓN IMR REGISTRO DE MÁSCARA Permite enmascarar individualmente cada entrada: 1 Prohibe interrupciones por esa línea 0 Permite interrupciones por esa línea

15 La programación del PIC 8259 Solamente 2 puertos de E/S disponibles (A0=0, A0=1) Posición par e impar respectivamente Existen un total de 7 comandos 4 ICW Palabras de inicialización 3 OCW Palabras de operación COMANDO DIRECCIÓN Se distingue por ICW1 ICW2 ICW3 ICW4 PAR IMPAR IMPAR IMPAR Bit 4 = 1 Sigue a ICW1 Sigue a ICW2 Sigue a ICW3 OCW1 OCW2 OCW3 IMPAR PAR PAR - Bit 3 = 0, Bit 4 = 0 Bit 3 = 1, Bit 4 = 0 Palabra que se escribe (8 bits)

16 La programación del PIC 8259 Palabras de inicialización (ICW) Se utilizan en el reinicio del sistema para configurar el PIC ICW1 da comienzo a la secuencia de inicialización ICW1 A0 = 0 D4 = 1 Automáticamente, al recibirlo, el PIC: Pone a 0 el registro de máscara Asigna prioridad 7 a Pone a 0 los registros IRR e ISR Espera por las siguientes palabras de inicialización Generalmente se utilizan cuando el sistema arranca

17 La programación del PIC 8259 Secuencia de inicialización Escribir ICW1 ICW1 se escribe en la dirección PAR con A0 = 0 y D4 = 1 Escribir ICW2 ICW1, ICW2 e ICW3 se escriben en la dirección IMPAR Modo cascada? Escribir ICW3 Si hay varios PIC en cascada es necesario escribir ICW3, en caso contrario puede omitirse Es necesaria ICW4 En sistemas basados en procesadores Intel XX86 siempre es necesaria ICW4 Escribir ICW4 FIN

18 ICW1 1 LTIM SINGL ICW4 ICW2 T7 T6 T5 T4 T3 1 = Se necesita ICW4 0 = No se necesita ICW4 1 = Modo SINGLE 0 = Modo CASCADA 1 = Entradas activas al NIVEL 0 = Entradas activas al FLANCO Número de interrupción que se asigna a ICW3 (Maestro) S7 S6 S5 S4 S3 S2 S1 S0 ICW3 (Esclavo) ID2 ID1 ID0 1 = Esta entrada tiene PIC esclavo 0 = Esta entrada no tiene esclavo Entrada IRQ del maestro a la que se encuentra conectado ICW SFNM BUF M/S AEOI 86 Debe estar a 1 para indicar funcionamiento en modo = fin de interrupción automático 0 = fin de interrupción normal Control del modo BUFFER Control de anidamiento especial

19 La programación del PIC 8259 Palabras de operación (OCW) Se pueden enviar en cualquier momento Son tres : OCW1, OCW2 y OCW3 OCW1 se corresponde con el registro IMR Se detecta porque: A0 = 1 (escritura o lectura en posición IMPAR) Mediante OCW1 se pueden activar o desactivar los bits de la máscara de interrupción IMR M7 M6 M5 M4 M3 M2 M1 M0 A0 = 1 1 = Activar máscara 0 = Desactivar máscara

20 La programación del PIC 8259 Palabra de operación OCW2 Se detecta cuando: Se escribe en posición PAR (A0 = 0) El byte que se escribe tiene D4 = 0 y D3 = 0 Controla los modos de: Fin de interrupción Específico No específico Gestión de prioridades Rotación automática Rotación específica H SL EOI 0 0 L2 L1 L0 Número de IRQ al que se refiere EOI no específico EOI específico No válido Rotación No válido

21 La programación del PIC 8259 Palabra de operación OCW3 Se detecta cuando: Se escribe en posición PAR (A0 = 0) El byte que se escribe tiene D4 = 0 y D3 = 1 Permite el sondeo y la lectura de STATUS 1. Primero se escribe en posición PAR P RR RIS RR RIS Acción 1 0 Lee IRR 1 1 Lee ISR 1 = Comando Poll 2. A continuación se lee en posición PAR En comando POLL I W2 W1 W0 En otros: Lectura de IRR o ISR directamente

22 Las interrupciones en el PC Desde la arquitectura AT hay dos PIC PIC MAESTRO CAS0 CAS1 CAS2 SP/EN Vcc PIC ESCLAVO CAS0 CAS1 CAS2 SP/EN IRQ8 IRQ PIC MAESTRO PIC ESCLAVO Dir E/S = 20h, 21h Dir E/S = A0h, A1h Interrupciones reservadas: IRQ8 3 4 Temporizador (Timer) Teclado Reloj de tiempo real Errores del coprocesador Controlador de disco duro Puerto serie COM1 Puerto serie COM2 Controlador de diskette Puerto paralelo Al inicio del sistema se especifica: PIC MAESTRO = IRQ + 8 PIC ESCLAVO = IRQ + 70h

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