Electrónica Digital. Tema 3. Diseño Síncrono

Transcripción

1 Electrónica igital Tema 3 iseño Síncrono

2 iseño Síncrono Régimen transitorio en los circuitos digitales Concepto de espurio. Clasificación Alternativas para evitarlos iseño síncrono de Sistemas igitales Estructura de un sistema síncrono Principio de funcionamiento El reloj. Skew. Habilitación de reloj Reset y preset funcionales Sincronización de entradas asíncronas. La Metaestabilidad Ejemplos

3 Régimen Transitorio en Circuitos igitales En los circuitos combinacionales sin realimentación pueden darse valores transitorios anómalos en las salidas debido a la existencia de retardos en los dispositivos lógicos. A tp = 1 ns F = A /A = 0 tp = 2 ns A /A F

4 Régimen Transitorio en Circuitos igitales ependiendo del uso que se vaya a hacer de las salidas, la aparición de pulsos espurios puede ser irrelevante o catastrófica. Si el circuito combinacional tiene realimentaciones, los valores transitorios pueden dar lugar a oscilaciones en las salidas. Los valores espurios en las salidas se denominan glitches o riesgos.

5 Régimen Transitorio en Circuitos igitales Clasificación de los riesgos en Circuitos igitales Riesgos estáticos: Son pulsos espurios que aparecen al producirse un cambio en las entradas que no produce un cambio en el estado de la salida. Riesgos dinámicos: Son pulsos espurios que aparecen al producirse un cambio en las entradas que debe producir un cambio en el estado de la salida.

6 Régimen Transitorio en Circuitos igitales Clasificación de los riesgos en Circuitos igitales Riesgos funcionales: Son glitches que sólo aparecen cuando se producen cambios en más de una variable de entrada cd ab abcd (t) abcd (t+t0) ó F = 1 F = 0 F = 1 glitch funcional

7 Régimen Transitorio en Circuitos igitales Clasificación de los riesgos en Circuitos igitales Riesgos lógicos: Son debidos a la realización hardware del circuito y pueden producirse aunque sólo cambie de estado una entrada. A B Tp =1 ns A B C F C F

8 Régimen Transitorio en Circuitos igitales Alternativas para evitar los riesgos Inserción de retardos hardware: Su valor es difícilmente controlable y varía con las condiciones de funcionamiento, pudiendo dar lugar a nuevos riesgos. Inserción de lógica redundante: Permite eliminar únicamente los riesgos lógicos. Inserción de lógica registrada: No elimina los riesgos, sino su efecto. Consiste en muestrear la lógica cuando ha finalizado el régimen transitorio -y por tanto ya no existen glitchesalmacenando los estados de salida en flip-flops. Esta solución es la más ampliamente utilizada tanto para el diseño de ASICs como para circuitos realizados con lógica programable o TTL. Se denomina Metodología de diseño Síncrono.

9 iseño síncrono de circuitos digitales Estructura de un Sistema igital Síncrono E N T R A A S RELOJ REG L/C REG L/C REG S A L I A S

10 iseño síncrono de circuitos digitales Bases de funcionamiento Todas las entradas de los circuitos combinacionales están registradas, luego sólo pueden cambiar de estado en los flancos activos de reloj tpff tpff Cambio de estado

11 iseño síncrono de circuitos digitales Bases de funcionamiento El régimen transitorio de los circuitos combinacionales sin realimentación finaliza cuando ha transcurrido el tiempo de propagación máximo del circuito desde el último cambio en una entrada. tpff tplc tpff tplc Fin del Régimen Transitorio

12 iseño síncrono de circuitos digitales Bases de funcionamiento Para que las salidas de los circuitos combinacionales puedan registrarse correctamente deberán ser estables un tiempo antes del flanco activo de reloj, el tiempo de set-up de los flip-flops. tpff tplc tsu tpff tplc tsu Tclk Por tanto: Tclk > tpff + tplc +tsu

13 iseño síncrono de circuitos digitales Bases de funcionamiento La frecuencia máxima de la señal de reloj en un circuito secuencial síncrono viene dada por la expresión: f clk max = t pff max + t 1 plc max + t su min donde t plc max es el tiempo de propagación del bloque combinacional mas lento de los existentes en el circuito.

14 iseño síncrono de circuitos digitales Bases de funcionamiento Un circuito digital síncrono funcionando con una frecuencia de reloj menor o igual a la dada por la expresión anterior funcionará correctamente si: Se emplean flip-flops activos en el mismo tipo de flanco como elementos de memoria del sistema. A todos los flip-flops les llega de manera simultánea la señal de reloj del circuito. No se activan, durante la operación normal del sistema, las entradas asíncronas de los flip-flops. No existe lógica combinacional realimentada. Todas las entradas de los circuitos combinacionales, incluso las externas al sistema, están registradas.

15 iseño síncrono de circuitos digitales istribución del reloj A todos los flip-flops del circuito debe llegarles de manera simultánea los flancos de la señal de reloj. Esto, en general, no es posible que se verifique de manera estricta; el reloj llegará con cierto desfase a las entradas de los flip-flops debido a las distintas longitudes de las pistas y a las distintas cargas que soportan los buffers del árbol de reloj. El desfase en la llegada del reloj a los flip-flops de un circuito se denomina skew del reloj. Un circuito síncrono puede admitir un valor máximo de skew en la señal de reloj.

16 iseño síncrono de circuitos digitales istribución del reloj CT/2 CT/4 CT/8 CT/16 CT/16 CT/5 CT/5 CT/5 CT/5 CT/5

17 El skew. iseño síncrono de circuitos digitales Modelo general: L/C SKEW

18 iseño síncrono de circuitos digitales El skew. Análisis L/C skew SKEW th tpff + tplc skew < t pff min + t plc min t Hmin

19 iseño síncrono de circuitos digitales generado por Lógica Combinacional Entrada Salida Combinacional glitch Entrada Salida

20 iseño síncrono de circuitos digitales generado por Lógica Combinacional Entrada Salida Combinacional

21 iseño síncrono de circuitos digitales Habilitación de reloj Entrada Combinacional 0 1 Mux Salida Mux Entrada Salida

22 iseño síncrono de circuitos digitales Habilitación de reloj Clock Enable 0 1 CK CE

23 iseño síncrono de circuitos digitales generado por un flip-flop Ent. Síncrona1 Ent. Síncrona2 Salida Ent. Síncrona1 Ent. Síncrona2! Violación de set-up Salida

24 iseño síncrono de circuitos digitales generado por un flip-flop Ent. Síncrona1 Ent. Síncrona2 Salida

25 iseño síncrono de circuitos digitales Habilitación de reloj Ent. Síncrona1 Ent. Síncrona2 CE Salida Ent. Síncrona1 Ent. Síncrona2 El funcionamiento es diferente Salida

26 iseño síncrono de circuitos digitales Reset funcional Ent. Síncrona2 Ent. Síncrona1 1 RST 2 Salida Ent. Síncrona1 1 Ent. Síncrona2 2! 2 cambia más tarde de t pff Salida

27 iseño síncrono de circuitos digitales Reset funcional Ent. Síncrona2 Ent. Síncrona1 1 RST 2 Salida

28 iseño síncrono de circuitos digitales Reset funcional Ent. Síncrona2 Ent. Síncrona1 1 2 Salida Ent. Síncrona1 1 Ent. Síncrona2 2 Salida

29 iseño síncrono de circuitos digitales Reset y Preset funcionales Flip-flop con Reset síncrono Resetn ato Salida Flip-flop con Preset síncrono.. Preset ato Salida

30 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas A menudo existen entradas al circuito que son asíncronas respecto a su reloj y deben ser sincronizadas antes de poder ser usadas en el mismo. La sincronización consiste en registrar la entrada en un flip-flop conectado al reloj del circuito. urante esta operación puede ocurrir que se violen los tiempos de set-up o de hold del flip-flop. Como consecuencia, el flip-flop puede registrar o no el evento de entrada o, lo que es peor, entrar en un estado metaestable.

31 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Metaestabilidad Cuando se violan los tiempos de set-up o de hold de un flip-flop, su salida puede pasar a un nivel intermedio; al cabo de un tiempo indeterminado tomará aleatoriamente el valor 0 ó 1. t SU t H Ent. Asíncrona t pff t met Aumento del tiempo de propagación

32 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Metaestabilidad La metaestabilidad solo afecta a los flip-flops usados para sincronizar entradas asíncronas. La probabilidad de que un flip-flop entre en estado metaestable y el tiempo de permanencia en dicho estado depende del proceso tecnológico y de las condiciones ambientales de funcionamiento. Generalmente los flip-flops pasan rápidamente a un estado estable. Si la salida del flip-flop es muestreada en el estado metaestable, se propagará un valor indefinido a la lógica a la que esté conectado.

33 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Asíncrona Síncrona Provee tiempo para que desaparezca la metaestabilidad antes de usar la señal en el circuito. Mayor tiempo de respuesta del sistema. Asíncrona Síncrona

34 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Conformación de pulsos Pulsos mayores que un período de reloj Asíncrona Síncrona Asíncrona Síncrona

35 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Conformación de pulsos Pulsos menores que un período de reloj Asíncrona Síncrona Asíncrona Síncrona

36 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Conformación de pulsos Pulsos menores que un período de reloj Vcc Síncrona Asíncrona RST Asíncrona Síncrona

37 iseño síncrono de circuitos digitales Sincronización de entradas asíncronas. Eliminación de espurios Asíncrona L/C Síncrona Preset Asíncrona Síncrona 3 =

38 iseño síncrono de circuitos digitales Conclusiones Las normas de diseño síncrono son una buena guía para la realización de diseños con un funcionamiento seguro. En su aplicación práctica es frecuente que se den casos en los que resulta inevitable vulnerarlas: en el interfaz con buses asíncronos o con memorias asíncronas, por ejemplo, o en el de la sincronización de entradas asíncronas. Cuando esto ocurra es aconsejable aislar los módulos de interfaz con sistemas asíncronos y diseñar el resto del sistema ateniéndose a las reglas enunciadas.

39 iseño síncrono de circuitos digitales Conclusiones En el diseño de circuito es aconsejable utilizar flip-flops tipo, puesto que son los de funcionamiento más simple y facilitan la interpretación del modo de operación del circuito. Además, con los flip-flops tipo resulta muy sencilla la incorporación de entradas síncronas de reset, preset y habilitación de reloj. Las entradas asíncronas de los flip-flops sólo deben utilizarse, si se desea, para la inicialización del circuito, pero nunca durante la operación normal del mismo.

40 Ejemplos Controlador de Aforo entra sale up/down Contador n A B A=B 1 T rst_asinc alarma max n

41 Ejemplos Controlador de Aforo (diseño síncrono) clk up/down Contador CE n A B A=B CE alarma sale sync entra sync max n clk

42 Ejemplos Multiplicador de frecuencia programable N clk n N div_prog div contador res_asinc m M m N div_prog sal ent

43 clk div ent sal Ejemplos Funcionamiento del Multiplicador de frecuencia f M = f div = sal f N Tent T clk div fclk = = M 1 f = 1 f ent div N f ent = 1 f N f ent clk = fclk N f ent

44 Ejemplos Multiplicador de frecuencia (diseño síncrono) N clk n N div_prog div EN contador res_sinc m CE M m N div_prog sal ent sync clk

45 Ejemplos Frecuencímetro ent clk contador res_asinc generador de ventana n win con con_reg m m m m E1 E2 E3 E4 C S m BC 7seg S1 div :N contador 2 E S2 S3 S4

46 Ejemplos Funcionamiento del frecuencímetro clk win ent con con_reg X 5 5

47 Ejemplos Frecuencímetro (diseño síncrono) ent clk sync CE contador res_sinc generador de ventana n con con_reg clk CE win m m m m E1 E2 E3 E4 C S m BC 7seg S1 div :N CE contador 2 E S2 S3 S4