New Architecture for Multi-resolution Fractal Image and Video Compression

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1 New Architecture for Multi-resolution Fractal Image and Video Compression 1 Alejandro Martínez R., Mónico Linares A., Alejandro Díaz S., 2 Javier Vega P. 1 Instituto Nacional de Astrofísica Optica y Electrónica Tel., Fax +52 (222) aramirez@inaoep.mx, mlinares@inaoep.mx, adiazsan@inaoep.mx 2 Instituto Tecnológico de Chihuahua jvega@itchihuahua.edu.mx ABSTRACT Nowadays fractal image coding is performed by several methods focused to reduce the number of comparisons. This work introduces a new architecture to make the fractal image an video compression. The architecture is focused to implement a method which uses a block classification scheme according to block contrast, applying quad-tree partition on an images pyramidal structure. The simplicity and regularity of the architecture make it suitable to be implemented on programmable logic devices, such as FPGAs, or in custom VLSI integrated circuits. The architecture and the method were designed to be applied in mobile communication devices. RESUMEN Actualmente, la compresión fractal de imágenes es realizada por varios métodos enfocados a la reducción del número de operaciones que se realizan en ella. Este trabajo presenta una nueva arquitectura para hacer la compresión fractal de imágenes y de video. La arquitectura fue diseñada para implementar un método que utiliza un esquema de clasificación de bloques de acuerdo a contraste, aplicando particionamiento en árbol cuádruple sobre una estructura piramidal de imágenes. La simplicidad y regularidad de la arquitectura la hacen adecuada para su implementación en dispositivos lógicos programables, tales como FPGAs, o en circuitos integrados VLSI. La arquitectura y el método fueron diseñados para su aplicación en dispositivos para comunicaciones móviles.

2 Nueva Arquitectura para Compresión Fractal Multi-resolución de Imágenes y de Video 1 Alejandro Martínez R., Mónico Linares A., Alejandro Díaz S., 2 Javier Vega P. 1 Instituto Nacional de Astrofísica Optica y Electrónica Tel., Fax +52 (222) aramirez@inaoep.mx, mlinares@inaoep.mx, adiazsan@inaoep.mx 2 Instituto Tecnológico de Chihuahua jvega@itchihuahua.edu.mx RESUMEN Actualmente, la compresión fractal de imágenes es realizada por varios métodos enfocados a la reducción del número de operaciones que se realizan en ella. Este trabajo presenta una nueva arquitectura para hacer la compresión fractal de imágenes y video. La arquitectura fue diseñada para implementar un método que utiliza un esquema de clasificación de bloques de acuerdo a su nivel de contraste, aplicando particionamiento en árbol cuádruple a través de los diferentes niveles de una estructura piramidal multi-resolución de imágenes. La simplicidad y regularidad de la arquitectura la hacen adecuada para su implementación en dispositivos lógicos programables, tales como FPGAs, o en circuitos integrados VLSI. La arquitectura y el método fueron diseñados para su aplicación específica en dispositivos para comunicaciones móviles. 1. INTRODUCCION El mayor problema de la codificación fractal es el gran número de operaciones que deben realizarse para codificar una imagen. Para reducir el número de operaciones se han propuesto algunas técnicas [1-4]. El método de compresión usado en este trabajo integra todas esas técnicas y añade una técnica nueva que permite acelerar la codificación fractal, enfocándolas al diseño de una arquitectura rápida para realizar la compresión fractal de imágenes y de video [5] Reducción del número de operaciones en la codificación fractal Para lograr reducir el número de operaciones usados en la codificación fractal se ha utilizado búsqueda de similitud de de bloques rangos y dominios usando una ventana de (2L+1) (2L+1) bloques dominios, la cual está centrada en el bloque rango que se codifica, donde 0 L<(N R /2), y N R es el número de bloques rangos en la imagen [1]. La calidad de la imagen disminuye, pero puede ser aceptable para aplicaciones de baja calidad de imagen si L 3 Uno de los parámetros que deben calcularse es el parámetro de ajuste de contraste, denotado como s. Este parámetro puede tomar un valor constante a cuesta de reducir la calidad de la imagen [1]. En este trabajo se propone utilizar el valor s = 0.5, porque de esta forma puede evitarse el uso de multiplicadores para ajustar el contraste de los bloques dominios. Algunos de los métodos que han sido propuestos utilizan búsqueda de similitud en imágenes de baja resolución, recalculando algunos parámetros fractales (brillo y contraste) en la resolución de la imagen original [2-4]. Los bloques que se codifican en las imágenes de baja resolución son bien aproximados si tienen bajo contraste, como se muestra en la figura 1, y el hacerlo así permite realizar una codificación rápida, porque esos bloques tienen un número reducido de píxeles en la imagen de baja resolución, haciendo innecesario recalcular sus parámetros fractales en los niveles de resolución altos [5]. La partición en árbol cuádruple (quad-tree) es utilizada para incrementar la razón de compresión del método. Los bloques rango grandes de la partición en árbol cuádruple son codificados utilizando bloques dominios del mismo tamaño, lo cual implica realizar un gran número de operaciones de píxel. Para disminuir el número de operaciones de píxel, la partición en árbol cuádruple se aplica a través de los diferentes niveles de resolución, en una estructura piramidal de imágenes, obtenida de la reducción en varias etapas, de la resolución de la imagen original. Un nivel de partición es asignado a un nivel de resolución de la estructura piramidal [3,4]. En un trabajo previo, los autores de trabajo actual presentaron un método nuevo que utiliza un tamaño de bloques fijo en todos los niveles de resolución, lo cual permite que un solo tipo de módulo de procesamiento realice la codificación fractal completa en toda la partición en árbol cuádruple. [5] Clasificación de bloques Existen varios métodos que realizan preclasificación de bloques rangos y dominios para reducir el número de comparaciones entre bloques. Sin embargo, esos métodos

3 Figura 1. PSNR vs. range block contrast for cameraman image. necesitan elementos de procesamiento adicionales y los parámetros fractales obtenidos en los niveles de resolución bajos necesitan ser recalculados [4]. El método usado en este trabajo comienza asignando umbrales de contraste para cada nivel de la partición en árbol cuádruple y cada nivel de la estructura piramidal [5]. Supóngase que una imagen I es codificada usando una partición quad-tree con N+1 niveles de particionamiento. En el primer nivel de la partición, los bloques de imagen codificados tienen un tamaño de p2 N p2 N píxeles. Empezando con i = 1, si el contraste del bloque rango considerado en el i-ésimo nivel de partición, es mayor que U i, entonces el bloque rangos es dividido en cuatro bloques rangos de tamaño p2 N-i p2 N-i píxeles, y así sucesivamente, hasta que i = N. Si el contraste de bloque rango es menor o igual que el umbral U N, el bloque rango es codificado en el nivel de resolución N. Si no es así, cada bloque rango es partido en cuatro bloques rango de p p píxeles, donde cada uno de esos bloques pertenece al nivel N+1 en la partición quad-tree, que es el nivel con los bloques rangos más pequeños. En este nivel se codifican todos los bloques rangos que no fueron codificados en los niveles previos. Cuando una zona ha sido seleccionada para codificarse en el i-ésimo nivel de la partición quad-tree, todos los bloques que esa zona cubre en los niveles i+1 y posteriores no pueden codificarse nuevamente. En este trabajo se propone el uso de los umbrales de contraste U i = 40, 80, 160, 255, para los niveles i = 1,2,3,4, donde N = 3. Los umbrales de contraste pueden cambiarse para cumplir con una razón de compresión determinada. La figura 2 muestra la imagen Camarógrafo (Cameraman, en inglés), codificada usando el método propuesto, con U i = 40, 80, 160, para los niveles i = 1, 2, 3. Se obtuvo para esta imagen PSNR = db y una razón de compresión R.C. = 0.21 bpp (bpp: bits por píxel). 2. ARQUITECTURA PARA EL CODIFICADOR FRACTAL DE IMAGEN 2.1. Organización de la arquitectura La imagen a codificar es dividida en M M sectores, cada uno con píxeles. Esos sectores son divididos en K 2 sub-sectores. En este trabajo se utiliza K 2 = 4. Cada sector contiene bloques rango, y cada sub-sector tiene Figura 2. Camarógrafo, cameraman (PSNR = db, 0.21 bpp) usando el método propuesto. (16/K) (16/K) bloques rango. Cada sector es procesado por una unidad de procesamiento, la cual tiene K 2 módulos de codificación fractal. Cada módulo codifica K 2 sub-sectores en la imagen como se muestra en la figura 3. El conjunto de códigos fractales generados por los módulos de codificación, forman los códigos fractales que son entregados por cada unidad de procesamiento para integrar el código fractal completo de la imagen La unidad de procesamiento Un diagrama de bloques de una unidad de procesamiento es mostrado en la figura 4 La imagen a codificar es almacenada en M M bancos de registros de bytes. Cada unidad de procesamiento posee cuatro módulos de codificación fractal, realizando en paralelo, la codificación de cuatro bloques rango pertenecientes a los sub-sectores de imágenes asignados a ella. Un decodificador de direcciones selecciona cada píxel de un bloque rango procedente de uno de los sub-sectores de la imagen, o un bloque dominio, integrado por píxeles de cuatro sub-sectores. La información para un bloque de imagen es transmitida píxel por píxel, tan pronto como sus direcciones dentro del sector de imagen es indicada. La dirección de cada píxel dentro de los bancos de registros tiene dos partes: la primera especifica en cual de los subsectores se encuentra el píxel considerado, y la otra parte especifica la posición relativa del píxel dentro del subsector de imagen. Existen dos decodificadores de direcciones, uno para acceder a los sub-sectores de imagen (figura 4), y otro para acceder a la posición relativa de los píxeles dentro de cada sub-sector, como se muestra en la figura El módulo de codificación fractal La unidad básica de esta arquitectura es el módulo de codificación fractal. Estas unidades realizan el conjunto de operaciones básicas de la codificación fractal de imágenes, las cuales son: recepción de un bloque rango y de un bloque dominio, clasificación de cada bloque rango en su nivel de partición, cálculo de los valores promedio de los bloques rangos y dominios, transformación espacial de los

4 Figura 3. Banco de registros de un sector de imagen y la asignación de registros a las unidades de procesamiento y al módulo de codificación fractal. bloques dominios, transformación de la luminancia de los bloques dominios, comparación de los bloques rangos con los bloques dominios transformados, cálculo del error MAD, y selección de la mejor transformación. La arquitectura propuesta para el módulo de codificación fractal se muestra en la figura 6. Las unidades de procesamiento adquieren los bloques rangos accediendo a los píxel dentro de uno de cuatro subsectores de imagen que ellas deben procesar. Los módulos de codificación fractal reciben la información por medio de las unidades de procesamiento, las cuales sí tienen acceso a todos esos bloques. Cada módulo de codificación fractal recibe de las unidades de procesamiento un bloque rango, teniendo cada uno de ellos un bloque rango diferente al de los otros módulos. Cuatro módulos de codificación fractal reciben, de las unidades de procesamiento, un bloque dominio (el cual es rotado o reflejado por el módulo de codificación, esto es, el módulo de codificación realiza las operaciones isométricas). El valor promedio de la luminancia de un bloque de imagen es calculado mientras son recibidos los píxeles, de un bloque rango o de un bloque dominio, y una vez calculados; se realiza la transformación de luminancia posibles. para el bloque dominio. La transformación de contraste para los bloques dominios es realizada sin utilizar multiplicadores, debido a que se usa el valor fijo s = 0.5, para el parámetro de ajuste de contraste. Hay que notar que para almacenar los píxeles de un bloque dominio se utilizan 8 registros, y no cuatro, como en los métodos tradicionales que usan dominios decimados; o 16 registros, como en algunos métodos que usan dominios no contraídos [1-4]. Nuestro método utiliza sub-muestreo de píxeles en una forma similar a un tablero de ajedrez. Los bloques dominios están compuestos únicamente por los píxeles cuya suma de su renglón y columna resulta en un número par. El objetivo de este sub-muestreo es obtener mejor calidad que la que se obtiene con los métodos que usan dominio decimado, y procesamiento más rápido que los métodos que utilizan dominio contraído, obteniendo una calidad de imagen intermedia. Figura 4. Arquitectura para una unidad de procesamiento fractal Para poder calcular la diferencia media absoluta (MAD, por sus siglas en inglés), cada píxel de un bloque rango es comparado con dos píxeles de un bloque dominio. Los módulos de codificación poseen dos sumadores, como se muestra en la Figura 6. Esto permite ejecutar en pipeline la diferencia entre píxeles de un bloque rango y un bloque dominio, y la acumulación de éstas diferencias para calcular la MAD de cada bloque transformación, reduciendo casi a la mitad el tiempo necesario para realizar esta tarea utilizando un solo sumador. El primer sumador es parte de un acumulador, con dos entradas de datos, las cuales están conectadas a las salidas de dos multiplexores que seleccionan las fuentes de datos. El segundo sumador es parte de un bloque cuya tarea específica es calcular la MAD para cada bloque dominio. El módulo de codificación fractal posee también un comparador, el cual sirve para clasificar los bloques rangos en el particionamiento y para realizar las comparaciones del error MAD, seleccionando la mejor transformación. Figura 5. Decodificadores de direcciones para acceder a los píxeles dentro de un sub-sector de imagen.

5 Tabla 1. Frecuencia de reloj necesaria para obtener procesamiento en tiempo real de secuencias de cuadros de video. 4. CONCLUSIONES Figura 6. Arquitectura para el módulo de codificación fractal. 3. RESULTADOS El número de ciclos de reloj necesarios para comparar un bloque rango contra un bloque dominio y sus 8 transformaciones isométricas es 90. Cada módulo de codificación fractal compara 8 8 bloques rangos contra bloques dominios, y la codificación de un subsector de imagen se realiza en = 1.296e+6 ciclos de reloj. Para codificar tres niveles de resolución se necesitan 3.888e+6 ciclos de reloj. Con una frecuencia de reloj de 160 MHz, la codificación es realizada en 24.3 ms, la cual es suficiente para codificar en tiempo real secuencias de cuadros de video. La frecuencia de reloj es una función del método usado, del grado de paralelismo empleado (el número de módulos de codificación en cada unidad de procesamiento) y del tamaño de la ventana de búsqueda (número de dominios). La Tabla 1 muestra la frecuencia de reloj que se necesita para poder procesar cuadros de video en tiempo real. La primera columna muestra el caso en el que se utilizan cuatro módulos de codificación fractal en cada unidad de procesamiento. La segunda columna corresponde al uso de dos sumadores. La tercera columna ilustra el caso en el cual son usados cuatro módulos de codificación fractal, dos sumadores, y submuestreo en tablero de ajedrez para los bloques dominios, el cual es el caso implementado en este trabajo. Los resultados aparecen para diferentes tamaños de la ventana de búsqueda local de similitud. En este trabajo se ha utilizado L = 7. La arquitectura propuesta ha sido simulada usando VHDL de Active e HDL ise4.2. La arquitectura de una unidad de procesamiento fue sintetizada para su implementación en una tarjeta para FPGA de Virtex, y el número de compuertas necesarias para implementar la arquitectura es de La implementación en FPGA de un módulo de codificación fractal requiere de 3986 compuertas. Se ha presentado una nueva arquitectura para codificación fractal de imágenes, La cual utiliza particionamiento quadtree a través imágenes de múltiples niveles de resolución. Puede ser configurada para obtener diferentes razones de compresión, mediante el ajuste de los umbrales de contraste. La arquitectura propuesta puede ser usada para procesamiento de video en tiempo real. La arquitectura aprovecha las ventajas ofrecidas por el Método propuesto, el cual fue diseñado para implementarse en forma simple y modular. Esta característica hace a ambos, el método y la arquitectura, adecuados para implementarse en FPGAs o en circuitos integrados VLSI. Alejandro Martínez Ramírez agradece al Consejo Nacional de Ciencia y Tecnología, CONACYT, de México, el apoyo otorgado mediante la beca para estudios de doctorado número _/_ Este trabajo fue parcialmente apoyado por CONACYT a través de los proyectos A, y I A. 5. REFERENCIAS [1] Ning Lu. Fractal Imaging (Cap. 6, pp , Academic Press, 1997). [2] M. Gharavi-R. De Nardo-Y. Tenda-T. Huang, Resolution Enhancement of images using fractal coding in Visual Communications and Image Processing 97, J. Biemond and E. J. Delp, Eds., San Jose, CA, USA, Feb 1997, vol of SPIE Proceedings, pp [3] R. Rinaldo and G. Calvagno, Image coding by block prediction of multiresolution subimages, IEEE Transactions on Image Processing, vol. 4, no. 7, pp , July [4] H. Lin, and A. N. Venetsanopoulos, "A pyramid algorithm for fast fractal image compression," Proceedings of 1995, IEEE International Conference on Image Processing, vol.3, p , Washington, USA, 1995 [5] A. Martínez R., A. Díaz S., M. Linares A. and J. Vega P., Simple and Fast Fractal Image Compression for VLSI Circuits. Proc. International Symposium on Image and Signal Processing and Analysis, ISPA 2003, Rome Italy, Sept