BUS DE DIRECCIONES (A23-A1) - 23 bits = 8 M direcc. físicas.

Transcripción

1 1. INTRODUCCIÓN BUS DE DATOS (DB15-D0) - 16 bits BUS DE DIRECCIONES (A23-A1) - 23 bits = 8 M direcc. físicas. ORGANIZACIÓN DE LA MEMORIA = 8 M palabras ESPACIO DE DIRECCIONAMIENTO = 16 M bytes CONTROL DEL BUS ASÍNCRONO \UDS \LDS (BE1, BE0) \AS (Dirección válida) R\#W \DTACK (Fin de ciclo de lectura/escritura) 1

2 2. DESCRIPCIÓN INTERNA Y ORGANIZACIÓN DE DATOS 2.1 Tamaño de los operandos BYTE = 8 bits (B) PALABRA(WORD) = 16 bits (W) PALABRA LARGA (LONG WORD) = 32 bits (L). El tamaño del operando se especifica, explícitamente, en la instrucción: MNEMÓNICO.N (donde N es B para byte,w para word y L para long word) Otras instrucciones soportan tamaños de operandos predefinidos y no requieren el uso del formato anterior. 2.2Descripción interna Estructura de registros D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 A5 A6 A PALABRA LARGA PALABRA LARGA PALABRA BYTE PALABRA PUNTERO DE PILA DE SUPERVISOR PUNTERO DE PILA DEL USUARIO REGISTROS DE DATOS REGISTROS DE DIRECCIONES CONTADOR DE PROGRAMA BYTE SISTEMA CCR REG. ESTADO Modos de funcionamiento: Supervisor Usuario 2

3 2.2.1 Registros de datos D0-D7 D0 D1 D2 D3 D4 D5 D6 D PALABRA LARGA PALABRA BYTE REGISTROS DE DATOS Cada registro se considera como: - Una palabra larga de 32 bits (bit de signo = bit 31). Dos palabras de 16 bits (palabras alta y baja). En modo palabra, sólo se accede a la palabra baja. Bit de signo = bit 15. Escritura de tamaño palabra, no altera la palabra alta. Cuatro bytes. En modo byte, se accede al byte bajo de la palabra baja, dejando intactos los restantes bits. Bit de signo = bit Registros de direcciones. A0-A6 A0 A1 A2 A3 A4 A5 A6 PALABRA LARGA PALABRA REGISTROS DE DIRECCIONES Contienen las direcciones de memoria que usan los modos de direccionamiento. La dirección del operando resultante del modo de direccionamiento debe ser par para palabra y palabra larga,y, par o impar, para byte Sólo admiten el modo palabra o el de palabra larga para lectura/escritura. No obstante una escritura en modo palabra modificaría los 32 bits del registro (extensión de signo). Operaciones con estos registro no modifican los bits del CCR 3

4 2.2.3 Registro de pila (SP) - USP : Puntero de Pila del Usuario SSP : Puntero de Pila del Supervisor A7 PUNTERO DE PILA DE SUPERVISOR PUNTERO DE PILA DEL USUARIO Los punteros SP direccionan el último dato almacenado en la pila, se decrementan cuando se meten datos y se incrementan cuando se sacan Contador de programa (PC) Registro de 32 bits (sólo se usan los 24 LSBs) Registro de estado Consta de 2 bytes: byte de sistema y byte de usuario (también llamado registro de códigos de condición o CCR). 4

5 2.2.6 Registro de códigos de condición. CCR 2.2.7Byte del Sistema. Su contenido se puede leer y modificarse cuando se trabaja en modo supervisor. T: Modo traza. Cuando este bit vale 1, el MC68000 ejecuta el programa paso a paso. S: Supervisor. Indica el modo de funcionamiento del microprocesador. I2-I0: Máscara de interrupciones. Con estos 3 bits se puede fijar el nivel de prioridad de una interrupción. 5

6 2.3 Organización de datos en memoria Los bytes son direccionados individualmente (n, n+1, n+2, n+3,.. ) Las palabras ocupan direcciones pares (n, n+2, n+4,n+6) El byte MSB está en la dirección par. El byte LSB está en la dirección impar. Notación big-endian. Las palabras largas ocupan direcciones pares de 4 en 4 (n, n+4, n+8,...) MODOS DE DIRECCIONAMIENTO 6

7 3. FORMATO DE LAS INSTRUCCIONES Una instrucción máquina del MC68000 puede contener entre una y cinco palabras: la primera se denomina PALABRA DE OPERACIÓN (OW), las restantes, palabras de extensión (EW). La PALABRA DE OPERACIÓN (OW) puede contener: Código de operación (OPCODE). Tamaño del operando. DIRECCIÓN EFECTIVA (EA). Contien dos subcampos: Modo Registro EA MODO DE DIRECCIONAMIENTO MODO REGISTRO Directo de registro de datos Directo de registro de direcciones Número de registro (Dn) Número de registro (An) Indirecto de registro Indirecto de registro con postincremento Indirecto de registro con predecremento Indirecto de registro con desplazamiento Indirecto de registro indexado con desplazamiento Número de registro (An) Número de registro (An) Número de registro (An) Número de registro (An) Número de registro (An) Absoluto corto Absoluto largo Relativo a PC con desplazamiento Relativo a PC indexado con desplazamiento Inmediato Las PALABRAS DE ETENSIÓN (EW) contienen información de apoyo a los modos de direccionamiento (campo EA de OW). Formatos de OW: A) Instrucciones sin operandos OW codigo de operacion Sintáxis: MNEMÓNICO Ejemplos: RTS, NOP, RTE 7

8 B) Instrucciones con un operando OW codigo_op EA destino tamaño modo registro a) OW codigo de operacion registro b) Sintáxis: MNEMÓNICO.tam Operando_destino Formato a): Consta de tres campos-> (Cod.Ope ; Tam ; EA destino) Ejemplos a): CLR.L D0, NOT.B D1, NEG.W D2 Formato b): Instrucciones que sólo usan un registro de datos como operando -> dos campos-> (Cod.Ope ; reg destino) Ejemplos b): SWAP D3, ET D1 C) Instrucciones con dos operandos Las más comunes Sintáxis: MNEMÓNICO. Tam Op_fuente, Op_destino Formato (a) Los dos operandos están especificados por EAs OW EA destino EA fuente cod_op tamaño registro modo modo registro Ejemplo (a):move D3,D1 Formato (b): Un operando es un registro de datos y el otro por una EA. OW cod_op registro modo_op EA fuente/destino modo registro El campo 'mod_op' Byte Palabra Doble pal. Operación <registro>op<ea> registro <EA>OP<registro> EA Ejemplo (b):add.b (A1),D0 ; CMP.W 8(A3),D0 8

9 Formato (c): Los dos operandos están en registros internos. OW cod_op registro modo_op registro modo_op especifica el tamaño de la operación y el tipo de registros que intervienen (datos o direcciones) Existen formatos especiales (FORMATOS CORTOS instrucciones ADDQ, SUBQ y MOVEQ) donde uno de los operandos es una pequeña constante que se codifica en la propia OW. OW cod_op registro 0 dato OW cod_op dato modo_op EA destino modo registro D) Instrucciones de bifurcación Las instrucciones de bifurcación condicional, Bcc, tienen un formato especial: la OW incluye un campo de desplazamiento y un campo de condición de la bifuracación. OW cod_op condicion desplazamiento 9

10 4. MODOS DE DIRECCIONAMIENTO - Direccionamiento implícito - Direccinamiento inmediato - Modos de registro directo - Modos de direccionamiento de memoria - Direccionamiento absoluto - Modos de direccionamiento relativos Los modos de direccionamiento se codifican en el campo dirección efectiva (EA). El campo modo selecciona el modo de direccionamiento y el otro campo, el registro usado para encontrar el operando. 4.1 Direccionamiento implícito Lo usan NOP,RTS). instrucciones que no necesitan operandos para su ejecución. (STOP, 4.2 Direccionamiento inmediato El dato referenciado por la instrucción se encuentra en una o varias de las palabras de extensión que siguen a la OW de la propia instrucción. Este modo de direccionamiento se utiliza, principalmente, para inicializar los contenidos de los registros (datos o direcciones) a un valor determinado o para incrementar su valor. Sintáxis: MNEMÓNICO.N #DATO,OPERANDO_DESTINO Ejemplo: MOVE.W #$1234,D0 10

11 4.3 Modos de registro directo El operando se encuentra en uno de los 16 registros internos del microprocesador: Registro de datos directo El operando está en el registro de datos especificado por la dirección efectiva. Sintáxis: MNEMÓNICO.N Dn,OPERANDO_DESTINO Ejemplo: MOVE.L D1,D Registro de direcciones directo En este caso el operando puede estar contenido en cualquier registro de direcciones An especificado por la dirección efectiva. Sintáxis: MNEMÓNICO.N An,OPERANDO_DESTINO Ejemplo: MOVE.L A0,D0 11

12 4.4 Modos de direccionamiento de memoria Registro de direcciones indirecto El dato está en la posición de memoria referenciada por el contenido de un registro de dirección. Sintáxis: MNEMÓNICO.N (An),OPERANDO_DESTINO Ejemplo: MOVE.W (A5),D Registro de direcciones indirecto con postincremento El dato está en la posición de memoria referenciada por el contenido de un registro de dirección. Una vez accedido al dato, el contenido del registro de dirección se incrementa en 1, 2 o 4 unidades dependiendo del tamaño del operando usado en la instrucción. 12

13 Sintáxis: MNEMÓNICO.N (An)+,OPERANDO_DESTINO Ejemplo: MOVE.W (A0)+,D Registro de direcciones indirecto con predecremento Igual que en el caso anterior, pero antes de acceder al operando, el contenido del registro se decrementa en 1,2 o 4 unidades según el tamaño del operando especificado en la propia instrucción. Sintáxis: MNEMÓNICO.N -(An),OPERANDO_DESTINO Ejemplo: MOVE.B -(A0),D1 13

14 4.4.4 Registro de direcciones indirecto con desplazamiento Este modo requiere de una palabra de extensión detrás del código de operación. La dirección del dato es la suma de la dirección contenida en el registro An y la constante de 16 bits, extendida en signo, contenida en la palabra de extensión. Sintaxis: MNEMÓNICO.N d16(an),operando_destino Ejemplo: MOVE.L 12(A0),D0 14

15 4.4.5 Registro de direcciones indirecto con índice Este modo de direccionamiento requiere de una palabra de extensión con el siguiente formato: D/A Registro W/L Desplazamiento BIT 15.- Indicador del registro índice: 0->Datos y 1-> Direcciones BITS Número del registro índice BIT 11.- Tamaño del registro índice: 0-> Palabra baja del registro índice extendido en signo; 1-> Palabra larga del registro índice BITS Desplazamiento. La dirección del operando se obtiene tras sumar el contenido del registro de direcciones con la constante de 8 bits dada en la palabra de extensión y el contenido del registro índice: Sintaxis: EA = An + n + d8. MNEMÓNICO.N d8 (An,n.N), OPERANDO_DESTINO Ejemplo: MOVE.L $10(A0,A3.W),D0 SCALE=1 en la figura anterior. 15

16 4.4.6 Direccionamiento absoluto Las palabras de extensión contienen la dirección de memoria donde están los operandos.existen dos tipos: Dirección absoluta corta Requiere de una palabra de extensión que contiene la dirección del operando. El contenido de la EW se extiende en signo para completar los 24 bits necesarios para cualquier dirección. En este modo se puede acceder a las direcciones de memoria que van desde la dirección h hasta la 007FFFh ( 32K bajos) si el bit de signo de la palabra de extensión es 0, y las direcciones comprendidas entre la FF8000 hasta la FFFFFFh (32K altos) si el bit de signo es un 1. Sintaxis: MNEMÓNICO.N xxxx,operando_destino Ejemplo: MOVE.W $10F8,D0 La palabra contenida en la posición de memoria $0010f8 y siguiente se almacena en la palabra baja del registro D0 16

17 Dirección absoluta larga En este caso el operando precisa de dos palabras de extensión, pudiéndose acceder a todo el mapa de memoria. Sintaxis: MNEMÓNICO.N xxxxxx,operando_destino Ejemplo: MOVE.L $0010F8,D0 La palabra larga contenida en la posición de memoria $0010F8, se almacena en el registro D0. 17

18 4.5 Modos de direccionamiento relativos La referencia usada para encontrar los operandos es el registro PC-> Programas reubicables Contador de programa con desplazamiento Este modo de direccionamiento requiere una palabra de extensión. La dirección del operando es la suma del contenido del contador de programa y la EW extendida en signo. d16(pc) La dirección efectiva del operando se calcula como EA=PC+d16. Sintaxis: MNEMÓNICO.N xxx,operando_destino Ejemplo: MOVE.W $18(PC),D0 Este modo de dirección sólo es válido para operandos fuente. 18

19 4.5.2 Contador de programa con índice Requiere de una palabra de extensión con el siguiente formato: D/A Registro W/L Desplazamiento BIT 15.- Indicador del registro índice: 0->Datos y 1-> Direcciones BITS Número del registro índice BIT 11.- Tamaño del registro índice: 0-> Palabra baja del registro índice extendido en signo; 1-> Palabra larga del registro índice BITS Desplazamiento. La dirección del operando es la suma del contenido del PC, el entero de 8 bits dado en la palabra de extensión y el contenido del registro índice, que se puede expresar como: Sintaxis: EA = PC + i.n + d8. MNEMÓNICO.N d8 (PC,n.N), OPERANDO_DESTINO Ejemplo: MOVE.L $10(PC,A0.W),D0 Este modo de direccionamiento sólo es válido para operandos fuente. SCALE=1 en la figura anterior. 19

20 4.6 Las instrucciones y sus modos de direccionamiento Los distintos modos de direccionamiento se pueden clasificar en cuatro categorías: DATOS: Incluye los modos que pueden usarse para referirse a operandos de datos. (Incluye todos los modos de direccionamiento excepto el modo directo a registro de direcciones) MEMORIA: Incluye todos los modos que pueden usarse para referirse a operandos de memoria. (Inlcuye todos los modos salvo el de registro directo). CONTROL: Incluye todos los modos que pueden usarse para referirse a operandos de memoria sin un tamaño asociado, y son usados por instrucciones de control como saltos, llamadas a subrutinas,...(los modos indirectos con predecremento y postincremento y el inmediato no están incluidos). ALTERABLE: Incluye todos los modos que pueden usarse para referirse a operandos modificables. Un operando destino sólo puede usar los modos de direccionamiento incluidos en esta categoría.( Los direccionamientos relativos al contador de programa y el direccionamiento inmediato no pertenecen a este grupo.) Estas cuatro categorías pueden subdividirse en otras como: EA: Dirección efectiva DEA: Dirección efectiva de datos MEA: Dirección efectiva de memoria CEA: Dirección efectiva de control AEA: Dirección efectiva alterable ADEA: Dirección efectiva alterable de datos AMEA: Dirección efectiva alterable de memoria ACEA: Dirección efectiva alterable de control. MODOS DE DIRECCIONAMIENTO Dn An (An) (An)+ -(An) d16(an) d8(an,ri.) d16(pc) d8(pc,ri.) CATEGORÍAS DE EA EA DEA MEA CEA AEA ADEA AMEA ACEA # 20

21 5. EL CONJUNTO DE INSTRUCCIONES DEL MC68000 El tiene sólo 56 instrucciones que, combinadas con los 14 modos de direccionamiento y los cinco formatos de datos, ofrece al programador una herramienta potente para el desarrollo de programas. Nuestro objetivo es mostrar aquellas instrucciones más usuales y de carácter general, para simplificar el aprendizaje del juego. Hemos dividido las instrucciones en los siguientes grupos: Operaciones de movimiento de datos: MOVE, MOVEA, MOVEM, MOVEQ, EG, LEA, PEA, SWAP, LINK y UNLNK Operaciones de aritmética entera: ADD, ADDA, ADDI, ADDQ, ADD, CLR, CMP, CMPA, CMPI, CMPM, DIVU, DIVS, ET, MULU, MULS, NEG, NEG, SUB, SUBA, SUBI, SUBW, SUB y CMP Operaciones lógicas: AND, ANDI, EOR, EORI, OR, ORI, NOT y TST Operaciones en BCD: ABCD, NBCD y SBCD Operaciones de desplazamiento y rotación: ASL, ASR, LSL, LSR, ROL, ROR, ROL, ROR y SWAP Operaciones de manipulación de bits: BTST, BSET, BCLR, BCHG Operaciones de control del programa: BRA, BSR, JMP, JSR, RTR, RTS, y NOP. Operaciones de control del sistema: RESET, RTE, STOP, TRAP, TRAPV, CHK,.. (Ver tabla resumen) 21

22 6. DESCRIPCIÓN FUNCIONAL ETERNA 6.1 Bus de datos (D0-D15) Bus triestado bidireccionale. Datos tamaño byte o palabra utilizan un único ciclo de lectura/escritura. Datos tamaño palabra requieren dos ciclos de lectura/escritura. 6.2 Bus de direcciones (A1-A23) Bus triestado unidireccional de 23 bits. 22

23 6.3 Control del bus asíncrono(/as, R/#W,/UDS,/LDS,/DTACK) Habilitación de direcciones (/AS) Línea triestado de salida, activa en nivel bajo. Indica (cuando activa) que la dirección existente en el bus de direcciones es válida. Lectura/Escritura (R/#W) Línea triestado de salida. Indica el sentido del flujo de información en el bus de datos. (R/#W = 0 Escritura; R/#W=1, Lectura) Habilitación de datos parte alta y parta baja (/UDS y /LDS) Líneas de salida triestado. Habilita el uso de una o ambas mitades del bus de datos. 23

24 Reconocimiento de transferencia de datos (/DTACK) Línea de entrada, activa en nivel bajo. Indica que la transferencia del dato ya ha sido realizada. Permite configurar la velocidad de trabajo de la CPU con la memoria y los periféricos que controla. Podemos definir los siguientes ciclos de bus en el MC68000 Ciclo de lectura Ciclo de escritura Ciclo de lectura - Durante un ciclo de lectura, el procesador recibe 1 o 2 bytes de datos por el bus. -Para operandos de tamaño palabra larga se requieren dos ciclos de lectura. -Para el ciclo de lectura se definen ocho estados (4 ciclos de reloj). MC68000 Dispositivo externo (memoria o perifericos) Direccionamiento del dispositivo 1) Pone R/#W a 1(S0) 2) Coloca el codigo de funcion(fc2-0)(s0) 3) Coloca direccione en A23-A1 (S1) 4) Activa #AS(S2) 5) Activa #UDS y/o #LDS(S2) Adquisicion de datos 1) Almacena datos(fin S6) 2) Desactiva #UDS y #LDS(S7) 3) Desactiva #AS(S7) Introduccion de datos 1) Decodificacion de direccion 2) Coloca el dato en D15-D8 y/o D7-D0 (dependiendo de #UDS y #LDS) 3) Activa #DTACK(no SW si en S4) Termina ciclo 1) Retira el dato de D15-D8 y/o D7-D0 2) Desactiva #DTACK 24

25 - En el estado 4 (S4) el procesador espera la señal de terminación del ciclo mediante la recepción de un 0 por su entrada #DTACK o por la activación de #BERR o de #VPA. Si no se recibe ninguna señal por estas entradas antes del flanco de bajada de S4, el procesador inserta estados de espera(ciclos de reloj completos) hasta que #DTACK,#BERR o #VPA se activen. 25

26 6.3.2 Ciclo de escritura -Durante un ciclo de escritura el procesador manda bytes de datos hacia la memoria o algún dispositivo periférico. - En el ciclo de escritura se definen ocho estados: MC68000 Dispositivo externo (memoria o perifericos) Direccionamiento del dispositivo 1) Coloca el codigo de funcion(fc2-0)(s0) 2) Coloca la direccion en A23-A1 (S1) 3) Activa #AS(S2) 4) Pone R/#W a 0(S2) 5) Coloca datos en D15-8 o/y D7-0 (S3) 5) Activa #UDS y/o #LDS(S4) Introduccion de datos 1) Decodificacion de direccion 2) Captura el dato de D15-D8 y/o D7-D0 (dependiendo de #UDS y #LDS) 3) Activa #DTACK(no SW si en S4) Adquisicion de datos 1) Desactiva #UDS y #LDS(S7) 2) Desactiva #AS(S7) 3) Retira datos del bus (fin S7) 4) Pone R/#W a 1 (fin S7) Termina ciclo 1) Desactiva #DTACK - En el flanco ascendente de S4, el procesador activa #UDS o/y #LDS. En este ciclo el procesador espera la señal de terminación de la escritura mediante la recepción de un 0 por su entrada #DTACK o por la activación de #BERR o de #VPA. Si no se recibe ninguna señal por estas entradas antes del flanco de bajada de S4, el procesador inserta estados de espera (ciclos de reloj completos) hasta que #DTACK,#BERR o #VPA se activen. 26

27 6.4 Control de arbitraje del bus Estas señales permiten el dialogo entre el microprocesador y otros controladores existentes en el sistema para determinar quién será el maestro del bus. #BR: Bus Request. Esta línea de entrada indica al microprocesador que existe un controlador externo que solicita ser el controlador del bus para acceder a la memoria. #BG: Bus Grant. Esta línea de salida indica a posibles controladores externos que el microprocesador cede el bus cuando termine el ciclo de bus actual. #BGACK: Bus Acknowledge. Esta entrada indica al micoprocesador que un dispositivo externo controla ahora el bus. Cuando el controlador termine, desactiva esta entrada y el microprocesador se hace cargo nuevamente del bus. 6.5 Control de interrupciones Las entradas #IPLx codifican el nivel de petición de interrupción: Nivel = 0 ( #IPL0=1, #IPL1=1, #IPL2=1) No hay interrupción. Nivel = 1 ( #IPL0=0, #IPL1=1, #IPL2=1) Interrupción de nivel Nivel = 7 ( #IPL0=0, #IPL1=0, #IPL2=0) Interrupción de nivel 7 (máxima prioridad). Interrupción no enmascarable. 27

28 Las entradas #IPLx deben permanecer estables hasta que el microprocesador inicie el CICLO DE RECONOCIMIENTO DE INTERRUPCIONES. Una interrupción se aceptará si el nivel de solicitud (nivel asociado a las entradas #IPLx) es mayor que el nivel asociado a los bits (I2,I1,I0) del registro SR, excepto para la interrupción no enmascarable que siempre se atenderá. 6.6 Control del sistema #BERR. Bus error. Es una entrada que se activa para avisar de un posible error en el ciclo de lectura/escritura debido a: 1. Dispositivos que no responden 2. Fallo de adquisición del número de vector de interrupción 3. Alguna otra aplicación dependiendo del error. El microprocesador tiene dos opciones cuando ocurre un error de bus: a) Intentar realizar otro ciclo de bus b) Realizar un proceso de excepción. El circuito externo que activa /BERR, debe controlar la duración entre la activación de la línea /AS y la respuesta /DTACK. /AS E D1 D2 D3 D4 CLK CLR Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 /BERR 28

29 - Cronograma ejemplo Reintento del ciclo de bus Ocurre cuando se activa \BERR cuando el microprocesador está en parada (\HALT=0) Cuando /HALT pasa a valer 1 el microprocesador reintenta el último ciclo de bus. 29

30 6.6.2 Doble error de bus La detección de un Error de Bus provoca una excepción. La excepción de BERR requiere acceder a memoria. Si ocurre, entonces, otro error, el microprocesador para y coloca la línea de \HALT A 0. Esto es un doble error de bus. Únicamente, mediante un reset externo, se puede sacar el microprocesador de este estado de parada. #RESET: Línea bidireccional: Entrada. Si se activa, junto con HALT, durante 10 ciclos de CLK o 10ms en Power-Up, se produce la secuencia de inicialización (el microprocesador lee el vector de reset de la tabla de vectores para cargar el puntero de pila del supervisor y el PC, e inicializa los bits de interrupciones I2,I1,I0 del SR al nivel 7. Salida. Si se ejecuta la instrucción RESET. Esta instrucción pone el pin RESET a o durante 124 ciclos de reloj. #HALT: Línea bidireccional: Entrada: Provoca que el microprocesador pare el ciclo del bus actual. Salida: Se activa cuando el procesador deja de ejecutar instrucciones. 30

31 6.7 Control de periféricos síncronos Sirven para manejar los dispositivos de entrada/salida asociados al microprocesador MC6800. E: - Línea de salida que se conecta con la entrada de habilitación estándar de los periféricos del MC6800. Es una señal de reloj (que siempre está funcionando) cuya frecuencia es diez veces menor que la señal de reloj de entrada CLK del MC68000 (seis ciclos en nivel bajo y cuatro en alto). #VPA: Valid Peripheral Adress. Línea de entrada. Su activación indica que: a) el está direccionando un periférico de la familia del MC6800 y que tiene que sinconizarse con la señal E para poder acceder a él. b) debe utilizar la vectorización automática para atender interrupciones. #VMA: Valid Memory Adress. Línea de salida Su activación indica al periférico que la dirección de memoria es válida y que el microprocesador está sincronizado con la señal E Operación de transferencia de datos 1) El procesador inicia un ciclo normal de escritura o lectura 2) La electrónica externa activa /VPA indicando que se está accediendo a un periférico síncrono 3) El procesador espera hasta que la señal E pase a nivel bajo, entonces activa /VMA 4) El periférico espera hasta que E se active, entoces transfiere los datos. 5) El procesador espera que E vuelva a 0 ( en un ciclo de lectura los dato son cargados), entonces desactiva primero /VMA y después /AS, /UDS y /LDS. 6) Comienza un nuevo ciclo. 31

32 6.8 Estado del procesador - Codifican el estado interno del procesador. 7. PROCESOS DE ECEPCIÓN FC2 FC1 FC0 Tipo de ciclo Indefinido Datos de usuario Programa de usuario Indefinido Indefinido Datos de supervisor Programa de supervisor Reconocimiento de interrupciones Cualquier situación que requira la atención inmediata del microprocesador se denomina execepción. La atención de una excepción requiere disponer de mecanismos que permitan interrumpir la ejecución normal de instrucciones, para pasar a atender esa situación particular. Atendiendo al origen de la excepción se pueden clasificar en: Internas (Error de ejecución, instrucción especial,...) Externas (señal procedente del exterior -entradas IPLx, BERR...-). Excepciones Internas Externas Error de Ejecucion Traza Instrucción ilegal Reset Error de bus Peticion de interrupcion Division por cero Autovector Violacion de privilegio Usuario (no autovector) Emulador Instruccion ilegal Error en direccion 32

33 7.1 Vectores de Excepción. Toda excepción tiene asociada una posición de memoria que contiene su vector de excepción. Un vector de excepción es una dirección de memoria (donde comienza la rutina de servicio de la excepción). El procesamiento de una excepción requiere la búsqueda del vector asociado, el almacenamiento en la pila de los registros PC y SR y la bifurcación a la rutina que comienza en la dirección contenida en el vector (Rutina de excepción). Existen 255 vectores de excepción almacenados en la tabla de vectores de excepción que comienza a partir de la dirección $ de la memoria RAM. El tamaño del vector de excepción es el de una doble palabra (4 bytes), salvo el vector de RESET que ocupa dos dobles palabras (8 bytes). El tamaño de la tabla de vectores es de 1Kbytes. Cada vector se identifica a través del número de vector (N). La dirección de memoria donde se encuentra el vector N, viene dada por 4*N. Los 64 primeros vectores (0 al 63) están preasignados, aunque pueden sobreescribirse. Los demás vectores (192) quedan libres para ser asignados a dispositivos periféricos como vectores de interrupción de usuario. 33

34 NÚMERO VECTOR DECIMAL DIRECCIÓN HE. ASIGNACIÓN Reset: SSP inicial Reset: PC incicial Error de Bus C Error en dirección Instrucción ilegal División por cero Instrucción CHK C Instrucción TRAPV Violación de privilegio Traza Emulador línea C Emulador línea (No asignado, reservado) (No asignado,reservado) (No asignado, reservado) C Vector de interrupción no inicializado C (No asignado, reservado) Interrupción espúrea Autovector interrupción nivel Autovector interrupción nivel C Autovector interrupción nivel Autovector interrupción nivel Autovector interrupción nivel Autovector interrupción nivel C Autovector interrupción nivel BC Vectores instrucción TRAP C0-0FC (No asignado, reservado) FC Vectores de interrupción de usuario) 34

35 7.2 Secuencia de procesamiento de una excepción La atención de una excepción debe cubrir los siguientes aspectos: - Atención inmediata a la excepción, con interrupción, incluso, si la prioridad es alta, de la instrucción en curso. - La bifurcación a la dirección correcta de comienzo de la rutina de servicio de la excepción. - El retorno correcto a la secuencia de instrucciones interrumpida, una vez finalizada la rutina de servicio. Para conseguir estos objetivos, el procesamiento de una excepción por el MC68000 transcurre en una secuencia de 4 pasos: 1. El registro SR se copia en un registro interno. Se desactiva el modo traza (T=0) y se activa el bit S (S=1) por lo que el microprocesador entra en modo supervisor. Para excepciones asociadas a peticiones de interrupción, o a RESET, se actualiza el valor de la máscara de interrupciones I2-I0. 2. Se determina el número de vector de excepción por lógica interna, si es uno de los preasignados, o a partir de una búsqueda denominada "reconocimiento de interrupción", si se trata de una interrupción de usuario. A partir del número de vector se genera la dirección del vector de excepción. 3. Se salvan, en la pila del supervisor (SSP), los contenidos del contador de programa PC y del registro de estado SR. Primero se guarda PCH, seguido de PCL y SR. 4. El microprocesador carga en el registro PC el contenido del vector de interrupción. 35

36 - Después de esta secuencia, el procesador reanuda el ciclo normal de ejecución de instrucciones en la dirección de comienzo de la rutina de tratamiento de la excepción. - La última instrucción de la rutina de excepción debe ser RTE, cuya ejecución recupera de la pila el registro SR, después el PCL y finalmente el PCH. Esto permite reanudar el estado y la la ejecución de instrucciones por el punto interrumpido. 7.3 Tipos de excepción Las diferentes excepciones se pueden clasificar en varios grupos atendiendo a su urgencia o prioridad. GRUPO Y PRIORIDAD TIPO DE ECEPCIÓN ACCIÓN 0 Alta Reset Error de BUS Error en dirección 1 Traza Interrupción Se aborta el ciclo de bus actual dentro de 2 ciclos de reloj Comienza el procesamiento de la excepción cuando termina la instrucción actual 2 Baja Instrucción ilegal Instrucción no implementada Violación de privilegio TRAP, TRAPV,CHK División por cero Comienza el procesamiento de la excepción cuando termina el ciclo de bus actual Comienza el procesamiento de la excepción cuando se ejecuta la instrucción Excepciones internas - El procesamiento de las excepciones generadas internamente sigue el esquema general descrito en el apartado de secuencia de procesamiento de interrupción, salvo en el caso de error de dirección. A) ERRORES DE EJECUCIÓN -> Error en dirección. Se produce cuando el MC68000 intenta a acceder a una palabra o a una palabra larga con una dirección impar. 36

37 Esta excepción guarda en la pila, además de los registros PC y SR, cierta información adicional con el fin de ayudar a la rutina de excepción a identificar la causa del error: OW de la instrucción que genera el error Dirección donde se produjo el error Una palabra de denominada superestado que indica: - Si la operación era de lectura o de escritura - Si el procesador se encontraba procesando una instrucción o una excepción de los grupos 0 y 1 - Los valores de las líneas de código de función FC2-0 -> Instrucción ilegal Cuando el MC68000, al buscar la primera palabra de una instrucción, encuentra que no contiene ninguno de los códigos de operación válidos de su repertorio de instrucciones. La ejecución de la instrucción ILLEGAL tiene el mismo efecto. -> Instrucción de emulación. - Cuando los códigos de operación encontrados son las combinaciones 1010 o 1111 (estos códigos han sido reservados para extender el juego de instrucciones del MC68000 mediante emulación). 37

38 -> Violación de privilegio - Se produce una violación de privilegio cuando se intenta ejecutar una instrucción reservada al modo supervisor con el bit S=0, es decir, en modo usuario. B) TRAZA Se activa cuando el bit T del SR está a 1. Este modo, denominado también "paso a paso", genera excepciones detrás de la ejecución de cada instrucción del programa. C) INSTRUCCIONES TRAP,TRAPV,CHK Estas tres instrucciones permiten generar una excepción directamente desde una instrucción. -> TRAP Tiene el formato TRAP #numero_trap (donde numero_trap es un entero de 4 bits -0 al 15-). El número de TRAP identifica uno de los 16 vectores de excepción asignados a esta instrucción. Esta instrucción proporciona una vía para acceder a rutinas genéricas almacenadas la memoria no volatil (llamadas a la BIOS) o en la implementación de puntos de ruptura. -> TRAPV La instrucción TRAPV, situada inmediatamente después de una instrucción aritmética susceptible de producir desbordamiento (V=1), produce una excepción en caso de que se produzca ese hecho. -> CHK - Esta instrucción compara el contenido de un registro con un límite superior almacenado en un lugar especificado. Si el contenido del registro supera dicho límite, se produce la excepción. 38

39 7.3.2 Excepciones externas A) RESET Una excepción por RESET persigue objetivos algo distintos al resto de las excepciones. No se guardan los valores del PC y el SR en la pila porque no se desea volver a recuperar el estado del procesador. Se cargan unos valores iniciales en los registros SSP y PC. Además, el registro SR se inicializa de la forma siguiente: 1) Se desactiva el modo traza T=0 2) Se activa el modo supervisor: S=1 3) Se enmascaran todos los niveles de prioridad de interrupción: I2-I0=111 B) ERROR DE BUS Ocurre cuando la electrónica externa activa la entrada #BERR. El procesamiento es idéntico al de error de dirección salvo que se usa el vector de interrupción 2. Si en el procesamiento de esta excepción, la entrada #BERR se activa (doble error de bus), el para. En tal situación, sólo un RESET permite reanudar la ejecución de instrucciones. C) INTERRUPCIONES La activación de las entradas #IPLn codifica el nivel de petición de interrupción. El nivel 0, #IPLn(n=0,1,2)=1 indica que no hay interrupción, y el nivel 7, #IPLn(n=0,1,2)=0 indica la interrupción de mayor prioridad (NMI). El nivel de interrupción que puede atender el microprocesador viene fijado por los bits I0,I1,e I2 del SR. Se atienden interrupciones de nivel mayor al fijado en la máscara de interrupción con la salvedad de la NMI. Cuando el MC68000 acepta una interrupción, se desencadenan los mismos procesos que los descritos para las excepciones, salvo que el número del 39

40 vector de excepción se obtiene mediente un ciclo especial de lectura: Se salvan en la pila el contador de programa y el registro de estado, se activa el bit S, se desactiva el bit T, se actualizan los bits I2,I1,I0 al nivel de la interrupción peticionaria y se inicia el ciclo de reconocimiento de interrupción: Las salidas FC2,FC1,FC0 se ponen todas a 1, y los bits A3,A2,A1 identifican el nivel de petición de interrupción que el microprocesador está procesando en ese momento. A partir de aquí pueden ocurrir varias cosas: Se activa la entrada #VPA (periférico síncrono). En tal caso, el microprocesador utiliza el autovector asociado al nivel de interrupción actual. Se activa la entrada #DTACK (periférico asíncrono). En este caso, el periférico, además de activar esa señal, ha colocado, en el bus de datos, un byte que contiene un número de vector de excepción. Este número de vector debe estar comprendido entre (vectores de usuario). Se activa la entrada #DTACK pero se recibe, como número de vector, el $F. Esto es la interrupción no inicializada. Se activa la entrada #BERR. Indica que, en el ciclo de interrupción, el no ha recibido ningún vector de interrupción y por eso se ha producido un error de bus. Esto provoca la generación de la interrupción espúrea (vector 24). 40