En cuanto al diseño Hardware, a parte de la síntesis de circuitos en VHDL ( Very High

Transcripción

1 RESUMEN En este proyecto se va a realizar un analizador lógico en el cual, la parte de control será una FPGA que gestionará la forma de muestrear los valores de las señales digitales de entrada y almacenar dichas muestras en una serie de 8 memorias RAM estáticas (S- RAM). También se encargará de enviar esas muestras almacenadas a un PC por un puerto serie, que será a su vez el que realice la tarea de configuración del analizador y tendrá que mostrar el valor temporal de las señales muestreadas de forma visual. Las señales de entrada procederán de unos Buffer de protección conectados entre la FPGA y el dispositivo que se desee analizar. Se pretende desarrollar un analizador con varios parámetros de configuración variables tales como el número de entradas, la velocidad o frecuencia de muestreo y el número de muestras a almacenar (profundidad de datos); y varios modos de disparo (modo manual, flanco de subida, flanco de bajada y patrón). En total se conseguirá un analizador variable entre 4 y 32 entradas, con una profundidad de muestras máxima de 2MB y 256KB respectivamente (4 x 2MB, 8 x 1MB, 16 x 512KB y 32 x 256KB) y una velocidad de muestreo de entre 2500Hz y 160MHz. El objetivo es establecer una comunicación entre el PC y el analizador para que mediante un programa informático, el usuario introduzca los parámetros de configuración del analizador y el modo de disparo. Tras tener estos valores recogidos, el PC los enviará para que el analizador responda acorde con los mismos. Cuando se cumplan las condiciones de disparo, se realizará un muestreo de las entradas seleccionadas a la velocidad marcada. Una vez se hallan capturado el número de muestras establecido, se procederá al envío de estas muestras al ordenador para que éste, desde el programa principal, realice la escritura del valor de las muestras recibidas en un fichero. Este fichero tendrá un formato especial (extensión.vec) que podrá ser utilizado en el entorno MaxPlus II, una herramienta capaz de mostrar la evolución temporal de los datos recogidos en ese fichero.

2 La parte de comunicación (programación en C++ para el puerto serie) y de programación del software necesario para crear un menú de configuración y otro de muestreo (programación en C) se realizará mediante el programa Dev C++, mientras que la parte de especificación de Hardware en VHDL para configurar la FPGA se realizará con el mismo programa que se utiliza para abrir el fichero que contiene la información de las muestras del analizador, es decir, con MaxPlus II. En cuanto al diseño Hardware, a parte de la síntesis de circuitos en VHDL ( Very High Speed Integrated Circuit Hardware Description Language ), se necesita disponer de un circuito físico donde se incorporarán los componentes necesarios para que funcione como el analizador descrito. Se desarrollarán dos circuitos: uno de prueba para acoplar a la tarjeta Prince de la universidad (que dispone de una FPGA y puerto serie) en el que se realizarán todas la pruebas del código VHDL generado, comprobando que se consigue escribir en las memorias de todas las formas posibles (manual, flanco y patrón). En dicho circuito de prueba se pondrán dos memorias RAM, un buffer de 8 entradas de protección y los conectores necesarios para acoplarlo a la tarjeta Prince. En el segundo circuito estarán incluidas las 8 RAM, 4 Buffers de 8 entradas cada uno, un puerto serie con interfaz RS232, una FPGA, varios pulsadores y leds, y el resto de componentes necesarios para programar/configurar la FPGA y tener en funcionamiento el conjunto del analizador. Para el diseño de los dos circuitos se ha utilizado el programa Eagle Layout Editor. El analizador de prueba se desarrolló en la universidad con una placa de doble cara positiva que se fotolitografió con luz ultravioleta, mientras que el diseño del Analizador JTG_05 se hizo con tecnología de fabricación de clase 4 y a 4 capas (2 externas de datos y 2 planos internos de alimentación). El diseño VHDL se comprende, por este orden temporal, de: la recepción de los parámetros de configuración enviados por puerto serie desde el ordenador, la comprobación de las condiciones de disparo, el muestreo de las señales de entrada y almacenamiento en las memorias si se cumplen esas condiciones de disparo, lectura de los datos uno a uno de las muestras y envío por puerto serie al ordenador (estas dos últimas tareas estarán intercaladas entre si, es decir, se lee un dato y no se lee el siguiente hasta que no sea enviado).

3 En conclusión, se ha conseguido realizar un analizador lógico de bajo coste con buenas prestaciones y en comparación con modelos de analizadores de venta al público se observan, concretamente las siguientes ventajas competitivas: El precio del analizador desarrollado es de 316 mientras que uno de similares características e incluso con prestaciones más bajas ronda los Por otra parte, se tiene un analizador portátil de un tamaño reducido y peso ligero (232 gramos) incorporable e integrable en cualquier PC convencional. Además, posee un número de entradas a muestrear variable en función de las necesidades del usuario, frente a la rigidez en número de señales que ofrecen otros fabricantes. En cuestión de velocidad y de profundidad de procesado, supera con amplitud el producto comparado anteriormente cuyo coste es de Para alcanzar la velocidad y profundidad de procesado del presente analizador, el mercado exige precios en el entorno de 9000.

4 ABSTRACT This project deals with the development of a logic analyzer based on a FPGA ( File Programmable Gate Array ) that will be the brain of the device. It will take samples of some inputs connected to the analyzer protected with a Buffer, and after that, they will be stored into a line of 8 static RAM memories (SRAM). The FPGA, also will have to take the stored input samples and send to the computer connected to it through the serial port. Once we have received all data from the analyzer, the PC will take this samples and they will be stored into a file with the extension *.vec. its purpose is to display the data waveform in a screen. The idiea is to develop an analyzer with several and variable configuration parameters, such as the number of channels, speed or frequency of operation, and the number of samples to be stored (data depth); several triggering alternatives (manual, positive and negative flanks and pattern). Specifically, the analyzer will have between 4 and 32 channels, a maximum data depth from 2MB to 256 KB respectively (4 x 2MB, 8 x 1MB, 16 x 512KB and 32 x 256KB) and a speed sample rate from 2500Hz to 160MHz. The objective is to establish communication between the Pc and the analyzer in such a way that the user, through the main program executed, introduces the analyzer configuration parameters as well as the triggering mode. Once these values are gathered, they are sent by the PC so the analyzer responds accordingly. If the triggering conditions are met, it will proceed with the sampling of the selected signals at the fixed speed, and, once the established number of samples is met, the analyzer will proceed with sending all this samples to the computer. The PC, from the main program, will open a file to write the samples on it. This kind of file will have a special format, in a way that can be used in MaxPlus II environment, due to the possibility of showing the temporary evolution of the data gathered in the file. The communication part (programming in C++ for the serial port) and the software programming which is needed to create one configuration menu and other menu of triggering (programming in C) will be carried out through the programme called Dev C++ in its free version, while the VHDL (Very High Speed Integrated Circuit Hardware Description Language) will be designed by the programme MaxPlus II.

5 Referring to the Hardware design, it is needed to have one physical circuit, where to include the necessary components to make the board works as an analyzer. We have develop two different circuits, one is the test board, that will be joined to the Prince board of the university (this board has one FPGA and a serial port). In this first circuit all the necessary codes in VHDL to run the analyzer in all of his triggering modes (manual, flank and pattern) will be charged. This board will have two SRAM memories, one protection buffer of 8 inputs and the connecters necessary to couple the circuit to the Prince board. In a second circuit (the last one), we will put all the memories (8 in total), one serial port with RS232 interface, one Altera FPGA, some buttons and leds and the rest of devices necessary to configure the FPGA and to maintain the analyzer operative. To design both circuits, it was used the Eagle Layout Editor programme, developing the trial board in the university and the final one (Analizador JTG_05) in a technology of manufacturing of class 4 (clearance between different wires of 8 mils), with 4 layers (2 external signal layers and 2 internal supply layers). The VHDL design will have to do this tasks (in temporal order): receive the configuration parameters via serial port from the connected computer, check the triggering conditions, sample the inputs and store these samples into the memories if these conditions fit, read the data from the RAM one by one and send them to the PC via serial port (the two last tasks are alternate: data can not be read if the last one was not sent). In conclusion, it has been developed a low cost logic analyzer with very good features in comparison to other analyzer that you can find in a shop (high speed operation, data sample depth, variable parameters and advance triggering). You can purchase this analyzer by 320, while other analyzers of similar characteristics costs more than Also you can use the device with any conventional computer, it is portable and low weight (232g).