Práctica 7 - Buses. Organización del Computador 1. Verano 2010

Transcripción

1 Práctica 7 - Buses Organización del Computador 1 Verano 2010 Sincronización y Control Ejercicio 1 En una fábrica se utiliza para alimentar una máquina un tubo de dos entradas y una salida. Las 2 entradas del tubo se encuentran en lugares distintos del edificio. Hay tres operarios: Dos de ellos se encargan de alimentar las entradas del tubo con compuestos fabriles distintos: uno con el compuesto A y el otro con el compuesto B. El tercero se encuentra en la salida del tubo, y monitorea si la máquina está siendo alimentada (es decir, si hay algo en el tubo o si el mismo está vacío). La máquina se inutiliza si recibe los dos compuestos al mismo tiempo. a) Es posible diseñar un protocolo que permita alimentar a la máquina adecuadamente estando los 3 operarios incomunicados? b) Suponer que el operario que monitorea dispone de un botón para hacer sonar un timbre que es oido desde las habitaciones de cada uno de los otros dos operarios. Describir una solución en el caso que sea posible. c) Suponer ahora que la máquina debe estar continuamente alimentada, y que los operarios pueden quedarse momentáneamente sin compuestos para alimentarla. Cuando a la máquina le falta alguno de sus compuestos, el operario que monitorea tiene la posibilidad de apagarla, para evitar que se inutilice. Continúa funcionando la solución del punto anterior? En el caso que no funcione, proponer algún mecanismo que resuelva esta situación. Ejercicio 2 Un terrible rey ha encerrado a dos cocineros en un castillo para proveerse de sus sofisticados platos medievales. Se sabe que: El castillo tiene 2 torres: Norte y Sur. Cada torre tiene una sola salida por el comedor del palacio. La única forma de comunicarse entre ambas torres es encendiendo o apagando la llama de un farol. Hay un farol en cada torre. El castillo tiene 2 entradas, la entrada Norte (sólo divisable desde la torre Norte) y la entrada Sur (idem desde la torre Sur). El monarca ha encerrado al cocinero especialista en las entradas y los postres en la torre Norte, y el otro (especialista en platos principales), en la torre Sur. El rey siempre entra al castillo por la entrada Sur y sale por la torre Norte. El rey ha dispuesto la ejecución de los cocineros si, los platos llegasen a venir en un orden distinto al natural (entrada-plato principalpostre). 1

2 los platos llegasen a solaparse (ejemplo: el postre llega mientras come el plato principal). los cocineros llegan a encontrarse en el comedor. la cena no llega cuando el rey entra al castillo. Diseñe un protocolo usando los faroles de cada torre para satisfacer los pedidos del rey. Temporización y Transferencia Ejercicio 3 En muchos diseños de buses sincrónicos los ciclos del reloj del bus son múltiplos de los ciclos de reloj del CPU. A qué puede deberse esta decisión? Ejercicio 4 Se desea construir un bus sincrónico para conectar una CPU con un módulo de memoria y n dispositivos de E/S. Las características del sistema son las que siguen: El esquema de acceso a los dispositivos de E/S es mediante registros no mapeados a memoria (es decir, un espacio de direcciones independiente de E/S). Los registros del CPU son de 32 bits El espacio direccionable es 4 GB para direcciones de memoria y 1 MB para direcciones de dispositivos de E/S. El ciclo de reloj del bus tiene una duración de 35 ns. La memoria tiene un retardo de 70 ns. Sólo el CPU puede iniciar transferencias por el bus. Los dispositivos de E/S pueden tardar un tiempo no determinado. El CPU debe poder leer y escribir a memoria y a dispositivos de E/S. Complete las caracterísiticas en caso de ser necesario. a) Diseñe el bus (e.g. si es multiplexado o dedicado, qué líneas de control, cuántas líneas de datos, etc). b) Escriba un diagrama de tiempos para una transferencia de lectura a la memoria. c) Escriba un diagrama de tiempos para una transferencia de escritura a un dispositivo de E/S. Ejercicio 5 En una computadora con direccionamiento a byte, que posee un bus de 32 líneas de datos y 32 líneas de dirección conecta la CPU, la memoria y los dispositivos de E/S. Dicho bus es asincrónico. a) Indicar un posible conjunto de señales de control que tendrá el bus. b) Describir un ciclo de bus para escribir el valor h a partir de la posición FFFF0004h. Mostrar el contenido de las posiciones de memoria subsiguientes suponiendo ordenamiento little-endian. Ejercicio 6 Sea el siguiente protocolo de handshaking de un bus multiplexado, correspondiente a una lectura de memoria: 2

3 a) Es un bus sincrónico o asincrónico? b) Describa qué participante (master o slave) levanta cada una de las señales. Sería correcto que una señal sea levantada por los dos participantes al mismo tiempo? c) Cuál es la máxima tasa de transferencia si el slave es una memoria de 200 ns, y cada evento toma al menos 40 ns? Ejercicio 7 Sea un procesador de 32 bits, con un bus de datos de 32 bits y un bus sincrónico de 8 MHz con líneas de datos y direcciones dedicadas. Si una transferencia de 32 bits lleva 4 ciclos del reloj del bus. Cuál es la máxima tasa de transferencia? Ejercicio 8 Considere un bus sincrónico de 50 MHz y 32 líneas sobre las que se multiplexan direcciones y datos. a) Cuánto dura un ciclo del reloj de este bus y cuál es la máxima tasa de transferencia suponiendo que una transferencia toma 5 ciclos de reloj del bus? b) Además de las líneas de datos, mencione otras 2 líneas que obligatoriamente debería tener el bus. Ejercicio 9 Sea un bus sincrónico con un ciclo de reloj de t ns cuyo protocolo para realizar una lectura es el que sigue: 1. La CPU coloca la dirección que desea leer en el bus de direcciones 2. La CPU baja la línea de RD para indicar que es una lectura. 3. La CPU baja la línea de MREQ para indicar que quiere un acceso a memoria. 4. El módulo de memoria detecta la señal baja en MREQ 5. El módulo de memoria baja la señal de WAIT para indicar al CPU que está comenzando a buscar la dirección pedida. 6. El módulo de memoria selecciona la dirección solicitada, cuando la encuentra, la coloca en el bus de datos. 7. Cuando se encuentra estable la señal en el bus de datos, levanta la señal de WAIT para indicar al CPU que el dato ya se encuentra en el bus de datos. 8. La CPU detecta la la señal alta en WAIT, y lee el bus de datos. Este bus se utiliza para conectar una CPU con un módulo de memoria. La CPU tiene direccionamiento a byte, e instrucciones y datos de 16 bits. Las señales cambian a lo sumo una sola vez por ciclo de reloj del bus. La memoria necesita 2t ns para seleccionar la dirección requerida. a) Cuántas líneas de datos, de direcciones y qué líneas de control tiene este bus? Necesita alguna nueva línea de control? 3

4 b) Completar el protocolo asegurando que el estado de las señales del bus es el mismo al comienzo y al final de la transferencia. c) Dibujar el diagrama de tiempos del protocolo. Cuántos ciclos de reloj del bus lleva una transferencia entre la memoria y el CPU? d) Suponer que esta CPU contiene una caché directa con líneas de 8 bytes. Cuánto tiempo lleva cargar una línea de la caché? e) Sea la CPU del punto anterior, si la memoria principal soporta transmisiones por ráfaga con las siguientes características: La memoria tiene una línea de entrada para indicar si se desea 1 palabra o 4 palabras consecutivas. Encontrar la primer palabra necesita 2t ns. A partir de la segunda palabra coloca 1 palabra por cada 2 ciclos de reloj del bus. Suponiendo que se agrega una nueva línea de control al bus llamada BLOCK para poder diferenciar los accesos. Dibujar el diagrama de tiempos cuando se necesita cargar una línea de la cache. Cuánto tiempo lleva cargar una línea de la caché? Ejercicio 10 Consideremos la siguiente interconexión entre dispositivos: Dispositivo CPU Memoria Puente Controlador de DMA M/IO RW RD Request Ready Bus de Direcciones Bus de Datos A continuación se describe el protocolo entre el controlador de DMA y un dispositivo de E/S para realizar transferencias de datos usando el I/O Bus. 1. El controlador DMA pone en el bus de direcciones el identificador del dispositivo con el que desea iniciar la comunicación y levanta la señal de Request, de RD o WR, según corresponda y baja la linea de M/IO. 2. El controlador del dispositivo detecta la señal de Request y compara su propio identificador con el contenido del bus de direcciones. 3. Si coincide el identificador y el dispositivo se encuentra listo, el controlador del dispositivo levanta la señal de Ready. 4. El controlador DMA detecta la señal de Ready. En el caso de tratarse de una escritura, el controlador DMA pone el dato a escribir junto con su posición de memoria en los buses correspondientes. Por otro lado, en el caso de una lectura, el controlador de DMA pone la dirección del dato deseado. 5. El controlador DMA baja la señal de Request. 6. De tratarse de una escritura, el controlador del dispositivo ordena grabar el dato, o en el caso de una lectura pone el dato en el bus. Luego, baja la señal de Ready. 7. Si se trata de una lectura el DMAC lee el dato del bus de datos. 4

5 8. En ambos casos, lectura y escritura, el DMAC retira las líneas y baja la señal de RD o WR según corresponda. 9. Si es una lectura, cuando el DMAC baja la señal de RD la controladora del dispositivo quita el dato del bus de datos. El protocolo para interactuar con la memoria es equivalente. Cambia el valor de la línea M/IO y no se coloca en el bus el indentificador del dispositivo. Primitivas para manejar las líneas de control, el bus de datos y direcciones: requestbus() : Solicita el bus para realizar cualquier transferencia. releasebus() : Libera el bus una vez que se termino de utilizar. setrequest(x) : Setea la señal de Request con el valor de x (x en 1 ó 0). getrequest() : Devuelve el valor de Request. setready(x): Setea la señal de Ready con el valor de x (x en 1 ó 0). getready() : Devuelve el valor de Ready. setread(x): Setea la señal de RD con el valor de x (x en 1 ó 0). getread(): Devuelve el valor de RD. setwrite(x): Setea la señal de RW con el valor de x (x en 1 ó 0). getwrite(): Devuelve el valor de RW. setmemoryio(x): Setea la señal de M/IO con el valor de x (x en 1 ó 0). getmemoryio(): Devuelve el valor de M/IO. setdata(x): Escribe x en el bus de datos. getdata(): Lee el bus de datos. setaddress(x): Escribe x en el bus de direcciones. getaddress(): Lee el bus de direcciones. a) Construir usando las primitivas de bajo nivel las siguientes funciones: a) write(device,device ADDRESS,DATA) : escribe en el dispositivo DEVICE en la direccion DEVICE ADDRESS el valor DATA. b) read(device,device ADDRESS) : lee el valor en la direccion DEVICE ADDRES del dispositivo DEVICE. c) memwrite(mem ADDRESS,DATA) : escribe en memoria en la direccion MEM ADDRESS el valor DATA. d) memread(mem ADDRESS) : lee el valor en la direccion MEM ADDRESS en la memoria. 5

6 Arbitraje Ejercicio 11 Un bus sincrónico dispone de 2 líneas: BUSY y COLLISION. La idea de los diseñadores del bus es utilizar la señal de BUSY para que los dispositivos tomen el control de bus. Asimismo, si 2 dispositivos levantan simultáneamente la señal de BUSY, durante el ciclo siguiente la señal de COLLISION es levantada por la lógica digital del bus. Diseñe un protocolo descentralizado aprovechando estas líneas de control. Tener en cuenta el azar en el diseño del protocolo y justificar por qué esto es necesario. Ejercicio 12 Un bus sincrónico comunica al procesador con hasta 3 dispositivos adicionales. A cada uno se le asigna una prioridad única y una línea exclusiva de solicitud de transferencia S i. El bus tiene 3 de estas líneas, siendo S 1 la de mayor prioridad. Si durante el ciclo T k un dispositivo necesita el bus, debe esperar hasta el inicio del ciclo T k+1, y conjuntamente con el flanco de reloj, levantar su línea de solicitud. Cuando está por finalizar el ciclo T k+1, todos los dispositivos con petición pendiente deben verificar el estado de las otras dos líneas S i ; el dispositivo que obtuvo el bus debe bajar su línea de solicitud, mientas que los restantes dispositivos con petición pendiente deben mantener las suyas. a) El dispositivo de menor prioridad (4) no necesita línea de solicitud. Por qué? b) Este esquema de arbitraje distribuido hace que uno de los dispositivos tenga un tiempo de espera de bus inferior a los restantes cuando el bus está disponible. Decir cuál es este dispositivo y explicar claramente por qué. Ejercicio 13 Considerar un bus con arbitraje daisy-chain y 6 dispositivos de E/S conectados a un árbitro de bus. La conexión entre los dispositivos es la siguiente: Arbitro = M 1 = M 2 = M 3 = M 4 = M 5 = M 6 Suponer los siguientes tiempos de latencia: Participante Entrada Salida Tiempo Arbitro Bus request Bus grant 10ns Arbitro Bus release y bus request (a la vez) Bus grant 12ns Dispositivo Bus grant Bus grant 2ns a) En el caso que un dispositivo M i pida el bus y no haya ningún dispositivo M j pidiéndolo durante todo el tiempo que demora M i en obtenerlo (con j < i), cuánto debe esperar M i en el peor caso para obtener el bus? b) En el peor contexto posible, cuánto debe esperar M i para obtener el bus (con i > 1)? 6