Circuitos Electrónicos. Septiembre 2005/2006. Problema 1º parcial

Transcripción

1 Circuitos Electrónicos. Septiembre 2005/2006. Problema 1º parcial Se pretende realizar el circuito lógico interno de una máquina tragaperras de tres ruletas. El sistema completo tiene un esquema como el que se muestra en la figura. El funcionamiento es el siguiente: 1. Cuando el usuario introduce una moneda se activa la señal COIN, y cuando pulsa el botón de comenzar se activa BOTÓN. Es entonces cuando comienza el juego. 2. Los generadores de números aleatorios (GNAs) son circuitos que tienen en sus salidas un número de 5 bits que en cada momento se puede considerar aleatorio. 3. Al comenzar el juego, cada contador de 5 bits captura un número aleatorio a indicación de la máquina de control general y empieza a contar hasta alcanzar ese número. 4. Mientras cada contador está contando, los registros de desplazamiento que controlan las ruletas van rotando sus bits. Cada registro es de 8 bits, uno de los cuales está a 1 y el resto a Cuando se acaba la rotación en las tres ruletas, se informa a la máquina de control con la señal FIN, y los circuitos combinacionales COMP comprueban si ha habido premio. 6. Hay dos tipos de premio: si los tres 1 han caído en la misma posición hay un premio en metálico, se activa la señal PREMIO y se espera a que el jugador introduzca otra moneda. Si sólo ha habido dos 1 en la misma posición, el premio es una partida gratis, se activa la señal BONUS y la máquina de control permite otra partida al jugador, que tiene que pulsar el botón de comenzar para jugar otra vez. Partiendo del esquema de la figura y de las especificaciones de funcionamiento dadas, se pide: 1) Diseñar los contadores de 5 bits, como contadores descendentes para que cumplan las especificaciones dadas. Se pueden usar biestables D, puertas estándar de dos entradas y multiplexores 2:1. (3 puntos) 2) Diseñar los registros de desplazamiento de 8 bits para que cumplan las especificaciones dadas. Se pueden usar biestables D, puertas estándar de dos entradas y multiplexores 2:1. Suponer que los registros ya contienen un 1 en una posición y todas las demás están a 0. (2 puntos) 3) Plantear la tabla de transiciones de la máquina de estados de control general para que ejecute las instrucciones dadas en el enunciado, y calcular el circuito de salidas. Para ello, diseñar si es necesario el circuito que genera la señal FIN. No es necesario calcular el circuito de transición de estados, pero sí las ecuaciones de las salidas. Se recomienda escribir la tabla de transición en un folio apaisado (2 puntos) 4) Diseñar el circuito combinacional COMP que determina si ha habido premio. En este apartado se pueden usar puertas estándar de cualquier número de entradas. (1 punto) 5) Suponer que los retrasos de los caminos críticos de los subsistemas diseñados hasta ahora son: t CRIT (contador) = 120 ns t CRIT (registro) = 33 ns t CRIT (COMP) = 66 ns A partir de esos valores y de los diseños realizados, calcular el camino crítico del sistema completo y su frecuencia máxima de funcionamiento. En caso de necesitar un circuito que no se haya resuelto, suponerle un retraso de 3 puertas (2 puntos) Todos los circuitos secuenciales del sistema son SÍNCRONOS, y comparten la misma señal de reloj. Datos: t pd (puerta)=11 ns, t pd (biestable)=25 ns, t pd (MUX)=33ns Tiempo: 1h30min

2 Circuitos Electrónicos. Septiembre 2005/2006 Solución al problema del 1º parcial 1) Los contadores de 5 bits que se van a diseñar deben tener las siguientes características: a) Deben ser descendentes (lo dice en el enunciado) b) Posibilidad de precarga, para poder almacenar el valor aleatorio de los GNAs c) Habilitación de cuenta, para que se paren cuando lleguen al final de la cuenta (o sea, a 0). Todo esto se puede conseguir diseñando primero una celda básica como la siguiente. Esta celda tiene una entrada Ci que indica que el valor interno de la celda debe conmutar, una señal L que indica que debe cargarse un valor, y una entrada Di que es el valor que se debe cargar cuando se activa L. Las salidas de la celda son Qi y /Qi. Esta celda puede construirse con las restricciones dadas en el enunciado de la siguiente forma: Las celdas se conectan de la manera conocida para formar un contador descendente: La señal L de cada celda se conecta a la señal CAP de la máquina de control y las Di a los datos provenientes del GNA. Por último, es necesario conectar adecuadamente la señal C0 para que el contador deje de contar cuando llegue a 0. Esto se hace con un circuito combinacional de las señales Qi, que se ha representado con una única puerta OR, pero debería transformarse en el circuito equivalente usando OR de dos entradas. Esta señal C0 invertida será la que nos indique que el contador ha llegado al final (la llamaremos FINk para el contador k). 2) Se trata de registros de rotación, que son iguales que los registros de desplazamiento, con la diferencia de que los bits desplazados fuera del último biestable vuelven a entrar por el primero. Además es necesario dotarlos de una señal de habilitación. El subcircuito completo queda como se muestra en la figura siguiente.

3 La señal de habilitación se conectará a la señal /FINk de cada contador. 3) La señal FIN que indica que los tres contadores han llegado al final se genera fácilmente como el producto de las tres FINk. La tabla de transición de estados de la máquina queda como sigue:

4 Entradas FIN, BONUS, COIN, BOT Estado CAP Si el estado se almacena en dos biestables Q1 y Q2 la salida se puede calcular fácilmente como Q1 /Q2.

5 4) El circuito COMP es un circuito combinacional y se puede resolver de muchas formas, por ejemplo por Karnaugh o usando comparadores. Una forma sencilla es construir 8 celdas, una para cada bit, de 3 entradas y 2 salidas, con la siguiente tabla de verdad: A B C X P P = A B C, X = A /B C+A B /C+/A B C Después, la señal BONUS se obtiene como la suma lógica de todas las X y la señal PREMIO como la suma lógica de todas las P. 5) Los datos proporcionados sobre tiempos de retraso de los subcircuitos nos indican que, dentro de cada subcircuito, no existe un camino entre biestable y biestable más largo que el dado. Por tanto, para calcular el camino crítico total, que es el más largo entre biestable y biestable en el circuito completo, sólo tenemos que medir los caminos entre subcircuitos, y comprobar si hay alguno más largo que los dados como datos. Si es así, ése será el camino crítico; si no, el más largo de entre los interiores a algún subcircuito será el crítico del sistema completo. En el sistema completo hay cuatro caminos que van de un subcircuito a otro, marcados en la figura siguiente. Estos caminos también incluyen las puertas internas a los subcircuitos cuando las hay. Los tiempos de retraso de cada uno de esos caminos se pueden obtener con el retraso de las puertas que los forman, y son: t1 = 5 * t pd + 3 * t pd = 88 ns t2 = 1 * t pd + 1 * t MUX = 44ns t3 = 4 * t pd + 3 * t pd = 77 ns t4 = 3 * t pd + 1 * t MUX = 66 ns Por el camino 1 se encuentran 3 OR de cada señal FINk y otras 2 OR en el circuito C1. Por el 2, hay una puerta AND en la generación de CAP en la máquina y 1 MUX en la entrada al contador por la señal L de la celda.

6 Por el camino 3 hay 3 puertas para generar cada señal X a partir de cada Qi(A,B,C) y una OR de 8 entradas para generar BONUS a partir de las X. Y por el camino 4 hay 3 OR de las señales FINk más un MUX en la entrada de habilitación del registro. Además, los caminos 1 y 3 incorporan varias puertas lógicas que generan la transición de estados de la máquina y que no se han tenido que calcular. Suponemos 3 puertas en cada caso. Por tanto, el camino crítico del sistema completo es el interno al contador, que tiene un retraso de 120 ns. La frecuencia máxima del sistema es fmax = 1 / (t CRIT +t pdff ) = 1 / ( ns) = 6,89 MHz