Análisis, Estudio e Implementación de Divisores Paralelos y Secuenciales de 16 bits Usando FPGAs

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1 Análisis, Estudio e Implementación de Divisores Paralelos y Secuenciales de 16 bits Usando FPGAs John Michael Espinosa-Duran, Jaime Velasco-Medina, Mario E. Vera-Lizcano Grupo de Bio-Nanoelectrónica, Escuela EIEE Universidad del Valle, A.A , Cali, Colombia michaele, jvelasco, mario@univalle.edu.co RESUMEN Este artículo presenta una comparación entre diferentes arquitecturas básicas en hardware para divisores paralelos y secuenciales de N bits usando FPGAs. La división es una operación fundamental en aplicaciones de procesamiento digital de señales tal como compresión de video. Entonces, las arquitecturas para implementar en hardware la división son diseñadas teniendo en cuenta los parámetros de diseño tales como velocidad y área. En este caso, los divisores son implementados en VHDL usando la herramienta Quartus II versión 4.1sp2 Web Edition Full, y estos son sintetizados sobre una FPGA EP2S15FA84C3 de la familia Sratrix II y el CPLD EPM570T100C3 de la familia MAX II, ambos de Altera 1. INTRODUCCIÓN La operación de división es más compleja que las operaciones de adición, sustracción o multiplicación. Inicialmente en algunos procesadores, la división era llevada a cabo mediante rutinas de software las cuales básicamente, realizan la división como una secuencia de sustracciones y desplazamientos. Sin embargo, los microprocesadores de alto desempeño, disponen de divisores implementados en hardware para incrementar la velocidad de las operaciones aritméticas. De otro lado, hace algunos años era muy difícil realizar diseños complejos, para volúmenes pequeños o medianos de producción. Sin embargo, el vertiginoso avance de la tecnología permite realizar fácilmente diseños complejos y de bajo costo, es decir, es posible diseñar sistemas embebidos totalmente a medida para una aplicación dada, y aún para volúmenes muy pequeños, usando dispositivos FPGAs[10]. En este contexto, los procesadores embebidos son cada día más utilizados para diferentes aplicaciones. Por lo tanto, los principales bloques funcionales del procesador deben ser optimizados para los diferentes parámetros de diseño. Por ejemplo, en procesamiento digital de señales, tal como compresión de video, el bloque funcional que realiza la división debe ser de alto desempeño. Sin embargo, en dispositivos portátiles para telefonía celular, los principales criterios de diseño son relacionados con el área y la potencia disipada [1]. En el caso de diseño digital basado en FPGAs, es importante mencionar que diseñar el bloque funcional para la división utilizando la megafunción de Altera no siempre es la mejor alternativa de diseño. Teniendo en cuenta las consideraciones anteriores, este artículo presenta una comparación entre diferentes arquitecturas básicas en hardware para la división considerando los parámetros de diseño tales como área y velocidad. El artículo esta organizado de la siguiente manera, en la sección 2 se presenta una descripción de las arquitecturas básicas en hardware de los divisores paralelos y secuenciales de N bits. En la sección 3 se presentan los resultados de simulación y las tablas de comparación para los divisores implementados, y en la sección 4 se presentan las conclusiones y el trabajo futuro. 2. ARQUITECTURAS BÁSICAS En esta sección se presenta una breve descripción de cada una de las arquitecturas en hardware para los divisores paralelos y secuenciales considerados en este trabajo. 2.1 Arquitecturas para Divisores Paralelos Divisor con de 2N-N bits La principal consideración para implementar en hardware los divisores basados en el algoritmo con es que dados dos enteros N y D tal que N < D (normalizados tal que N=0.N0N1N2N3N4N5 y D=0.D0D1D2), existen dos enteros únicos Q y R (normalizados tal que Q = 0.Q0Q1Q2 y R = 0.R0R1R2R3R4R5) que satisfacen la ecuación: 2N = BQ +

2 R. La propiedad que justifica la utilización del algoritmo con se fundamenta en el reflejo de la propiedad N < D, al residuo y el divisor, es decir R < D. En este caso, el circuito más simple para implementar la división binaria debe acomodar metódicamente el divisor con relación al dividendo y realizar una resta. Si el valor del residuo es cero o positivo, se determina el bit del cociente como 1, y el residuo se amplía con otro bit del dividendo, entonces el divisor se acomoda y se efectúa otra resta. Por otra parte, si el valor del residuo es negativo, se determina el bit del cociente como 0, y el dividendo se restaura sumándole de nuevo el divisor, y entonces este divisor se acomoda para otra resta [2]. El algoritmo con para la división se puede entender mediante el ejemplo mostrado en la Figura 1. P = A. B + AC. + B. C = A. = A. Donde se observa que: ( B + C) S = AD + A. B. C + ABC + A. B. C. D + A. B. C. D ( D + ( B C) ) + A. D( B C) S = A B C, si D = 0 S = A, si D = 1 + B. C Dividendo (217), Divisor 1011 (11) Cociente (19), Residuo 1000 (8) Cociente 1011) Dividendo 1011 Divisor 0101 Dividendo reducido 0000 Divisor 0 por ser mayor que el dividendo reducido 1010 Dividendo reducido 0000 Divisor 0 por ser mayor que el dividendo reducido Dividendo reducido 1011 Divisor desplazado Dividendo reducido 1011 Divisor desplazado 1000 Residuo Figura 2. Divisor paralelo con para N=3 bits: versión 2 El circuito calcula los cocientes Q = 0.Q0Q1Q2 y los residuos R = 0.R0R1R2R3R4R5 de N=0.N0N1N2N3N4N5 para D=0.D0D1D2 bajo la premisa que N < D. Por ejemplo, para 3 bits, N= y D=0.101, entonces Q=0.111 y R= Figura 1. División binaria basada en el algoritmo con Por lo visto en el ejemplo anterior, el algoritmo consiste en: Realizar una resta entre el dividendo y el divisor, pero desde el bit más significativo (MSB). Si el MSB del resultado es uno (1) entonces en el cociente se coloca un cero (0) y se adiciona el siguiente bit del dividendo y se desplaza el divisor, pero si el MSB del resultado es cero (0), entonces se coloca un uno (1) en el cociente y se deja el resultado, y se desplaza el divisor. Todo lo anterior se hace N (número de bits del divisor) veces. Una arquitectura para el divisor con se muestra en la Figura 2. En este caso, se utiliza la celda RC como celda básica, la cual se muestra en la Figura 3 [3], donde las ecuaciones que controlan este restador son: Figura 3. Celda básica RC para la división con.

3 2.1.2 Divisor sin de 2N-N bits La principal consideración para implementar en hardware divisores basados en el algoritmo sin es que dados dos enteros N y D tal que D N < D, existen dos enteros únicos Q y R que satisfacen la ecuación: 2N=(2Q 1)B + R. Esta ecuación puede ser re-escrita como: 2N + 2D = 2BQ + B + R (teniendo en cuenta la normalización N=D0.D1D2D3D4D5D6D7, D=0.D1D2D3D4 Q=Q0.Q1Q2Q3, R=.000R4R5R6R7). Es conocido por el teorema de la división de enteros que, dados dos enteros (2N + 2D) y 2D, se puede encontrar un único cociente Q y un único residuo (B + R) que satisfagan la ecuación anterior y reflejando la propiedad al residuo ( D R < D). En conclusión, la principal consideración para este algoritmo es que los dos números (enteros positivos) satisfagan la siguiente condición: 0 N < D [3]. Es posible mejorar la división basada en el algoritmo sin evitando la necesidad de restaurar el dividendo después de una resta sin éxito, es decir, si el resultado es negativo. La división basada en el algoritmo sin se puede entender mediante el ejemplo mostrado en la Figura 4. cociente y se suma el resultado con el divisor desplazado; si es cero (0), entonces se coloca un uno (1) en el cociente y se resta el resultado con el divisor desplazado. Después de realizar N desplazamientos si el bit MSB es uno (1), entonces se suma el resultado y el divisor no desplazado, pero si es cero (0) no se hace ninguna operación [4]. En la Figura 5 se muestra un arreglo que implementa la división basada en el algoritmo anterior. El diagrama mostrado en la Figura 6 es la celda básica CD usada por el divisor basado en el algoritmo sin. Figura 5. Divisor paralelo sin : N=4bits Dividendo 1000 (8), Divisor 11 (3) Cociente 10 (2), Residuo 10 (2) 0010 Cociente 00011) Dividendo Resta (1er ciclo) MSB = 1, entonces 0 en cociente y se suma, desplazando el Divisor Divisor desplazado (2do ciclo) MSB = 1, entonces 0 en cociente y se suma, desplazando el Divisor Divisor desplazado (3do ciclo) MSB = 0, entonces 1 en cociente y se resta, desplazando el Divisor Divisor desplazado (4to ciclo) MSB = 1, entonces 0 en coc. y se suma el Divisor. Si MSB = 0, entonces 1 en cociente y no se hace ninguna operación Residuo Figura 4. División binaria basada en el algoritmo sin. Desde el ejemplo anterior se observa que en el primer ciclo se realiza la resta entre el dividendo y el divisor, pero desde el bit MSB. Si el bit MSB del resultado es uno (1), entonces se coloca un cero (0) en el Figura 6. Celda básica CD para la división sin La celda básica CD de la Figura 6, es en esencia un circuito sumador-restador, el cual utiliza la señal C como señal de control para seleccionar el tipo de operación a realizar. La operación (suma o resta) a transferir en el paso i ésimo es determinada por el valor lógico de la señal C que está disponible en el paso i Divisor Parametrizado: Megafunción lpm_divide Altera provee una librería de Megafunciones conocida como Librería de Módulos Parametrizados (LPM). Para la

4 operación de división, dispone de la Megafunción lpm_divide, la cual es un bloque parametrizado y es descrito en un lenguaje de alto nivel [5]. El diagrama de la Megafunción se puede observar en la Figura 7. Estado0: Cargar (0, dividendo) en D, cargar divisor en d Estado1: Desplazar D a la izquierda Estado2: Dhigh Dhigh-(0, d) Estado3: Si Dmsb = 0 entonces Dlsb 1 Si Dmsb = 1 entonces Dlsb 0 Estado4: Desplazar D a la izquierda Estado5: Si Dmsb = 0 entonces Dhigh Dhigh-(0, d) Si Dmsb = 1 entonces Dhigh Dhigh+ (0, d) Si Estado3-Estado5 no se han repetido n-1 veces ir a Estado3 Estado6: Si Dmsb = 0 entonces Dlsb 1 Si Dmsb = 1 entonces Dhigh Dhigh + (0,d) y Dlsb Divisor secuencial basado en el algoritmo con Figura 7. Divisor parametrizado: megafunción lpm_divide de 16 bits. 2.2 Arquitecturas para Divisores Secuenciales En la Figura 8, se muestra el diagrama de bloques del datapath para un divisor secuencial [6]. En este caso, es posible implementar en hardware divisores secuenciales basados en el algoritmo con y sin. El datapath del divisor secuencial basado en el algoritmo con utiliza el siguiente algoritmo para diseñar la unidad de control: Estado0: Cargar (0, dividendo) en D; cargar divisor en d Estado1: Desplazar D a la izquierda Estado2: Dhigh Dhigh-(0, d) Estado3: Si Dmsb = 0 entonces Dlsb 1 Si Dmsb = 1 entonces Dlsb 0, Dhigh Dhigh + (0, d) Si Estado1-Estado3 no se han repetido n veces ir a Estado1 3. RESULTADOS DE SIMULACIÓN Figura 8. Diagrama de bloques del datapath del divisor secuencial Divisor secuencial basado en el algoritmo sin El datapath del divisor secuencial basado en el algoritmo sin utiliza el siguiente algoritmo para diseñar la unidad de control: En esta sección, se presentan los resultados de simulación para los divisores implementados en hardware con N = 16. En este caso, los parámetros de diseño tenidos en cuenta son: velocidad o frecuencia máxima y área o número de elementos lógicos. Adicionalmente, la potencia de disipación para los diferentes divisores es presentada [7]. Los dispositivos utilizados son la FPGA EP2S15F484C3 de la familia Stratix II y el CPLD EPM570T100C3 de la familia MAX II, ambos de Altera. 3.1 Divisores Paralelos: Los resultados de compilación usando QUARTUS II 4.1sp2 Web Edition Full, y considerando la optimización en velocidad y área, son presentados en las Tablas 1 y 2, respectivamente.

5 QUARTUS II 4.1sp2 Web Edition Full Optimización en Velocidad Divisor paralelo de 16 bits STATRIX II EP2S15F484C3 ALUTs MAX II EPM570T100C3 LEs Megafunción (lpm_divide) Con Restauración Sin Restauración Megafunción: pipeline de 4 etapas Tabla 1. Divisores paralelos optimizados en velocidad usando QUARTUS II 4.1 sp2 Web Edition Full. QUARTUS II 4.1sp2 Web Edition Full Optimización en Area Divisor paralelo de 16 bits STATRIX II EP2S15F484C3 ALUTs MAX II EPM570T100C3 LEs Megafunción (lpm_divide) Con Restauración Sin Restauración Megafunción: pipeline de 4 etapas Tabla 2. Divisores paralelos optimizados en área usando QUARTUS II 4.1 sp2 Web Edition Full. Desde las Tablas 1 y 2, sin tener en cuenta los resultados de la Megafunción lpm_divide implementada con arquitectura pipeline de cuatro etapas, podemos concluir que el divisor con y sin con respecto a la Megafunción lpm_divide de Altera, son una buena alternativa para realizar la operación de división; siendo de ellos el mas rápido, con una frecuencia máxima de 30MHz, el divisor sin implementado sobre una Stratix II; y el mas pequeño, con 105 ALUTs, el divisor con implementado sobre la Stratix II. Todas implementaciones propuestas por nosotros presentan una buena frecuencia de operación y utilizan menor área que la Megafunción de Altera. Los resultados de simulación para los divisores paralelos usando QUARTUS II 4.1sp2 Web Edition Full, son mostrados en las Figuras 12a, 12b y 12c Figura 12a. Simulación del divisor paralelo con Figura 12b. Simulación del divisor paralelo sin.

6 Figura 12c. Simulación de la megafunción lpm_divide sin pipeline. 3.2 Divisores Secuenciales Los resultados de compilación para los divisores secuenciales usando QUARTUS II 4.1sp2 Web Edition Full, y considerando optimización en velocidad y área y sintetizados sobre una FPGA FLEX10K EPF10K70RC240-4, son presentados en las Tablas 3 y 4, respectivamente. QUARTUS II 4.1sp2 Web Edition Full Optimización en Velocidad Divisor secuencial de 16 bits Elementos Lógicos (LE) Divisor secuencial con 0, Divisor secuencial sin 0, Tabla 1. Divisores secuenciales optimizados en velocidad usando QUARTUS II versión 4.1sp2 Web Edition Full. QUARTUS II 4.1sp2 Web Edition Full Optimización en Área Divisor secuencial de 16 bits Elementos Lógicos (LE) Divisor secuencial con 0, Divisor secuencial sin 0, Tabla 2. Divisores secuenciales optimizados en área usando QUARTUS II versión 4.1sp2 Web Edition Full. Desde las Tablas 3 y 4 podemos concluir que las diferentes implementaciones en hardware para los divisores secuenciales presentan resultados similares. Sin embargo, para el caso de optimización en área, estos utilizan menor área pero con similar frecuencia de operación que para el caso de optimización en velocidad. Los resultados de simulación para los divisores secuenciales usando QUARTUS II 4.1sp2 Web Edition Full, son mostrados en las Figuras 13a y 13b. Figura 13a. Simulación detallada del divisor secuencial con.

7 Figura 13b. Simulación detallada del divisor secuencial sin. 4. CONCLUSIONES Y TRABAJO FUTURO Este trabajo presenta una comparación entre arquitecturas básicas en hardware, las cuales implementan la operación aritmética de división.os divisores paralelos y secuenciales de 16 bits, fueron diseñados usando VHDL y sintetizados dispositivos lógicos programables de Altera, el Stratix II EP2S15F484C3, el MAX II EPM570T100C3 y la FLEX10K EPF10K70RC240-4 Los resultados de simulación obtenidos permiten presentar las siguientes conclusiones: Se demostró que la Megafunción lpm_divide de Altera no es la mas adecuada forma de implementar la división. Los divisores paralelos sin y con, utilizan menor área que la megafunción lpm_divide (en todas sus versiones), por tanto podemos decir que son una excelente alternativa aplicaciones de DSP y procesamiento en tiempo real. El software Quartus II versión 4.1sp2 Web Edition Full de Altera, presenta mejor capacidad de síntesis, lo cual permite que los diseños alcancen una mayor frecuencia de operación (velocidad) y usen un menor área (ALUTs o LEs) Los divisores secuenciales, presentan una ventaja con respecto a los paralelos: poca área; sin embargo, el resultado de la división es obtenido después de un número N de ciclos de reloj. El divisor implementado a partir de la megafunción lpm_divide usando arquitectura pipeline de 4 etapas, presenta el mejor desempeño desde el punto de vista de velocidad. Sin embargo, presenta la desventaja que consume una gran cantidad de área. En el área de este, pueden llegar a caber hasta tres de los divisores propuestos por nosotros. Se presentan algunas arquitecturas de divisores paralelos cuyos resultados muestran que son una opción viable para sistemas embebidos y aplicaciones de DSP. El trabajo futuro, será orientado a diseñar divisores de alta velocidad considerando nuevos algoritmos y arquitecturas tales como divisores basados en el algoritmo SRT [8] y en usar pequeñas tablas de búsqueda [9]. 5. AGRADECIMIENTOS Este trabajo ha sido patrocinado por Altera Corporation a través del Programa Universitario. Los autores dan especial agradecimientos a Mrs. Ralene Marcoccia de Altera Corporation. 6. BIBLIOGRAFÍA [1] V.C. Hamacher, Z.G. Vranesic y S.G.Zaky, Organización de Computadoras, Mc Graw Hill. [2] W. Stallings, Organización y Arquitectura de Computadores, Prentice Hall. [3] M. Davio, Digital Systems with Algorithm Implementation, John Wiley & Sons. [4] M. Morris Mano. Arquitectura de Computadoras, Prentice Hall, Prentice Hall. [5] lpm_divide Megafunction User Guide. Altera Corporation. September 2004 [6] D.A. Paterson y S.L. Hennessy, Computer Organization and Design: the Hardware / Software Interface, Morgan Kaufmann Publishers. [7] AN074: Evaluating Power for Altera Devices. Altera Corporation. July [8] David L. Harris, Stuart F. Oberman. Mark A. Horowitz. SRT Division Architectures and Implementations [9] Jong-Chul Jeong, Woo-Chan Park, Woong Jeong, Tack-Don Han, Moon-Key Lee, A Cost-Effective Pipeline Divider with a Small Lookup Table. IEEE Transactions on Computers. Vol. 56, No. 4. April [10] Ordoñez, G., Velasco-Medina, J., Vera-Lizcano, M. E. Comparación de Divisores Paralelos y Secuenciales de 16-Bits usando FPGAs. XI Iberchip Marzo 2005.