41(T0)T.':#0&'4'4#T. Diseñar en VHDL un decodificador BCD a 7 segmentos que cumpla con las siguientes condiciones:

Transcripción

1 Diseñar en VHDL un decodificador BCD a 7 segmentos que cumpla con las siguientes condiciones: D Salidas activas en bajo para manejar display ánodo común E Entradas (4 bits) activas en bajo (o con lógica negada) F Debe contar con señal de habilitación de salida, la cual permitirá que las salidas hacia el display puedan colocarse en estado de Alta impedancia (Hi-Z). Si la señal está activa (0 lógico) los niveles de las salidas permanecerán activos, mientras si se encuentra inactiva (1 lógico) las salidas se colocarán en Alta impedancia (Hi-Z) G Debe contar con una señal de retención. Esta señal permitirá la permanencia del último estado que adoptaron las salidas del decodificador, lo cual físicamente significará que el display visualizará permanentemente el último dato entrado sin importar que éste haya desaparecido o cambiado. Si esta señal es activa (1 lógico), el decodificador retiene en sus salidas el último estado lógico que adoptaron, sin importar que las entradas cambien de nuevo. Si la señal es inactiva (0 lógico), el decodificador responde nuevamente a los cambios que se tenga en las entradas. Diseñar en VHDL y con máquinas secuenciales un sumador binario serial que calcule la suma de dos números binarios de 8 bits, D «D D y E «E E, un bit a la vez, comenzando con el bit menos significativo. $\XGDObserve el diagrama de bloques de la figura 1. Registro de corrimiento A Registro de corrimiento B D L E L Sumador Serial 6 L )LJXUD6XPDGRUVHULDOGHELWV Los sumandos se almacenarían en los registros de corrimiento A y B, respectivamente. La suma reemplaza al sumando del registro A. Los bits se presentan al bloque sumador serial desde los registros de corrimiento. En el ciclo de reloj Llas entradas del sumador son los bits D L y E L de los sumandos, y la salida es el bit 6 L de la suma, calculado como la suma de las dos entradas y el bit de acarreo, & L obtenido al generar el bit 6 L de la suma. El circuito debe recordar el acarreo del ciclo anterior del reloj, por tanto el estado del sumador en un ciclo de reloj L debe reflejar el valor de & L

2 Diseñar en VHDL y con máquinas secuenciales un controlador para el robot de la figura 2, para que encuentre la salida del laberinto de la misma figura. El robot debe maniobrar girando cuando entre en contacto con un obstáculo. La nariz del robot tiene un sensor cuya salida es [ siempre que se encuentra en contacto con un obstáculo; es [ en caso contrario. El robot tiene dos líneas de control: ], que gira el robot hacia la izquierda, y ], que gira el robot hacia la derecha. Cuando encuentra un obstáculo, el robot deberá girar hacia la derecha hasta no detectar obstáculo alguno. La siguiente vez que detecte un obstáculo, el robot debe girar hacia la izquierda hasta que no haya obstáculo, y así sucesivamente. )LJXUD5RERW\/DEHULQWR Diseñar la unidad secuencial de control para un multiplicador binario que calcule el producto (8 bits) de dos números binarios sin signo de 4 bits mediante una serie de operaciones de suma y corrimiento. El multiplicador se inicia al pulsar una señal 5(6(7 y se detiene con el producto en su salida. Una señal $/72 indica el fin de la operación. En la figura 3 se muestran un diagrama en bloques y uno de flujo del sistema completo; analícelos y especifique el diseño de la unidad de control en VHDL. $\XGDEl algoritmo de lápiz y papel para la multiplicación binaria se puede ilustrar con el siguiente ejemplo: Multiplicando x Multiplicador Producto parcial Producto parcial Producto parcial Producto parcial Producto

3 )LJXUD0XOWLSOLFDGRUELQDULRD'LDJUDPDGHEORTXHVE'LDJUDPDGH)OXMR A qué se refiere el término &DPLQR GH 'DWRV en la descripción de la arquitectura interna de un microprocesador? Qué tipo de unidades funcionales se involucran en el camino de datos al interior del microprocesador? Consulta en qué consiste el procesamiento SLSHOLQLQJ, y qué microprocesadores lo implementan en su arquitectura. Dados los microprocesadores de la figura 4, realizar el cableado de los respectivos buses, para una unidad de memoria de 64 Kbytes (16 líneas de dirección 8 bits de datos), para un dispositivo de entrada cuya dirección es 0000h y un dispositivo de salida cuya dirección es 000Fh. D E )LJXUD6HxDOHVWtSLFDVHQ 0LFURSURFHVDGRUHV

4 La línea ALE ($GGUHVV /DWFK (QDEOH: Habilitador del Latch de direcciones) del microprocesador de la figura 4b indica cuando hay una dirección válida en el bus de datos y direcciones; sin embargo, cuando ella se desactiva la parte más baja de la dirección generada en las líneas AD7~AD0, correspondiente a A7~A0, desaparece para darle disponibilidad al bus de datos. La activación de esta señal, como su nombre lo indica, sirve para habilitar un registro (latch) que retenga la dirección generada. Las líneas más significativas del bus de direcciones (A15~A8) no requieren de ser guardadas puesto que el microprocesador las mantiene estables mientras se requiera. Cuando la línea $/( = 0, las líneas del bus de datos-direcciones (AD7~AD0) se comportan como el bus de datos normal. Cuando ALE = 1, estas líneas contienen la parte baja de la dirección (A7~A0) y las 8 líneas etiquetadas como A15~A8 la parte alta de la dirección. )LJXUD'HPXOWLSOH[DFLyQGHOEXVGH'DWRV'LUHFFLRQHV Modifique el circuito cableado con el objetivo de leer dos números desde switches diferentes, los cuales deben ser sumados y visualizados en un display. Utilice un microprocesador de cuatro bits en el bus de datos y de 4 líneas de dirección. Para garantizar la realización del objetivo, haga uso del set de instrucciones dado en clase y escriba los códigos (opcode código de operación) que deben haber en la memoria de instrucciones. Asigne las direcciones que estime convenientes para cada uno de los dispositivos de E/S. Asuma que el microprocesador busca su primera instrucción en la dirección 0h. Obtenga los diagramas de tiempos de los siguientes circuitos combinacionales para: D una frecuencia de trabajo baja E para una frecuencia comparable al tiempo de propagación de las compuertas F para una frecuencia superior a la que puede soportar el circuito ( Cuál es y para que combinaciones es más crítica?). Rediseñe el circuito de tal forma que mejore su rendimiento a alta frecuencia y se eliminen las posibles fallas. Suponga que todas las compuertas son TTL de la serie LS. NOT (74LS04), OR (74LS32), AND (74LS08), NAND (74LS00). $ % < $ % < & &

5 Para el circuito de la siguiente figura determinar la frecuencia máxima de reloj que soporta. AND (74LS08), NAND (74LS10) Para los flip-flop tipo D, el W RQ es de 10 ns, el tiempo de retardo o propagación de los mismos es de 10 ns. Calcule el período mínimo de reloj de la unidad de datos de la figura. Use los tiempos de propagación indicados en la tabla que se relaciona a continuación para los componentes combinacionales. Suponga que todos los registros tienen un tiempo de activación mínimo de 20 ns en las entradas y tienen un tiempo de propagación de 24 ns desde el reloj hacia las salidas.

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