Arquitecaura de Computadoras Tema 1 - Introducción a la Arquitectura de Computadoras

Transcripción

1 Arquitecaura de Computadoras - Introducción a la Arquitectura de Computadoras Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco Oficina: H285 erm@azc.uam.mx Sitio Web: Arquitectura de Computadoras page 1

2 - Introducción a la Arquitectura de Computadoras Sistema decimal, binario, octal y hexadecimal. 1.2 Conversión entre bases. 2. Representación de números binarios 2.1 Signo magnitud 2.2 Complemento a Complemento a Arquitectura de Computadoras page 2

3 Sistemas numéricos - Introducción page 3

4 Conversion de base r a base 10 Sistemas numéricos N = A n 1 r n A 1 r 1 +A 0 r 0 Sistema decimal: A i {0,1,2,...,9}, r = 10 Sistema binario: A i {0,1}, r = 2 Sistema octal: A i {0,1,2,...,7}, r = 8 Sistema hexadecimal: A i {0,1,2,...,9,A,B,C,D,F}, r = 16 A H 10 D, B H 11 D,..., F H 15 D - Introducción page 4

5 Conversion de base 10 a base r Sistemas numéricos - Introducción page 5

6 - Conversion Binario Hexadecimal/Octal Sistemas numéricos Binario Hexadecimal/Octal Rompa el número binario en grupos de cuatro/tres bits Remplace cada grupo con su equivalente hexadecimal/octal Hexadecimal/Octal Binario Remplace cada dígito hexadecimal/octal por su equivalente binario - Introducción page 6

7 Signo-Magnitud Similar a la representación en decimal Se requiere circuitería adicional para implementar operaciones aritméticas Existe 0 y -0 E.g. +5 D = 0101 B 5 D = 1101 B - Introducción page 7

8 Complemento a uno K = (2 n 1) P Donde K es el número negativo, n es el número de bits a usar, y P es el equivalente número positivo. E.g. +3 D = 0011 B 3 D = 1100 B - Introducción page 8

9 Complemento a dos K = 2 n P Donde K es el número negativo, n es el número de bits a usar, y P es el equivalente número positivo. E.g. +7 D = 0111 B 7 D = 1001 B - Introducción page 9

10 b 3 b 2 b 1 b 0 Signo-Magnitud Complemento Complemento a uno a dos Introducción page 10

11 Sumador y Restador. Aritmética binaria Suma en complemento a dos (+5) 0101 ( -5) (+2) (+2) (+7) 0111 ( -3) (+5) 0101 ( -5) ( -2) ( -2) (+3) ( -7) ignorar ignorar - Introducción page 11

12 Sumador y Restador. Aritmética binaria Resta en complemento a dos. (+5) (+5) (+2) ( 2) (+3) (+7) 0111 ignorar ( 5) ( 5) (+2) ( 2) ( 7) ( 3) 1101 ignorar - Introducción page 12

13 Sumador y Restador. Aritmética binaria Bloque sumador-restador de n bits - Introducción page 13

14 Sumador y Restador. Aritmética binaria Bandera de sobreflujo. El resultado de una suma o resta debe de poder ser representado en los n bits destinados para su operación. Cuando esto no es posible, ocurre la condición de sobreflujo. c 4 c 3 c 2 c 1 c 4 c 3 c 2 c (+7) ( 7) (+2) (+2) (+9) ( 5) c 4 c 3 c 2 c 1 c 4 c 3 c 2 c (+7) ( 7) ( 2) ( 2) (+5) ( 9) Introducción page 14

15 Sumador y Restador. Aritmética binaria Bandera de sobreflujo. Para el caso de 4 bits: OV = c 3 c 4 + c 3 c 4 = c 3 c 4 Para n bits: OV = c n 1 c n - Introducción page 15

16 Sumador con predicción de acarreos. Aritmética binaria El diagrama del sumador en rizo o sumador con acarreo en cascada es el siguiente de donde podemos inferir la funcion para el acarreo de salida de la i-ésima etapa como c i+1 = x i y i +x i c i +y i c i - Introducción page 16

17 Sumador con predicción de acarreos. Aritmética binaria Si factorizamos el acarreo c i de la expresión anterior tenemos c i+1 = x i y i +(x i +y i )c i = g i +p i c i El término g i = x i y i se le conoce como de generación, ya que independientemente del valor del acarreo de entrada c i, generara un acarreo de salida c i+1 cuando ambas x i y y i sean igual a uno. El término p i = x i +y i se le conoce como de propagación, ya que propaga el acarreo de entrada c i cuando cualquiera de las entradas x i o y i sea igual a uno. - Introducción page 17

18 Sumador con predicción de acarreos. Aritmética binaria Expandiendo la expresión anterior en terminos de la etapa i 1 tenemos c i+1 = g i +p i (g i 1 +p i 1 c i 1 ) y expandiendo hasta la etapa 0 = g i +p i g i 1 +p i p i 1 c i 1 c i+1 = g i +p i g i 1 +p i p i 1 g i p i p i 1...p 2 p 2 g 0 +p i p i 1...p 1 p 0 c 0 La ultima expresión representa un circuito de dos niveles implementado con compuertas AND y OR. Un sumador implementado de esta manera se conoce como sumador con predicción de acarreos o sumador con acarreo anticipado. - Introducción page 18

19 Sumador con predicción de acarreos. Sumador en rizo c i+ 1 = g i +p i c i Retardo crítico de 2n+1 retardos de compuerta - Introducción page 19

20 Sumador con predicción de acarreos. Sumador con predicción de acarreos Retardo crítico de 4 retardos de compuerta Su complejidad aumenta al incrementar el numero de bits - Introducción page 20

21 Sumador con predicción de acarreos. Aritmética binaria Existen dos alternativas para reducir la complejidad del sumador con predicción de acarreos. Dividir el diseño en partes mas pequeñas y usar sumadores con predicción de acarreos conectados en rizo - Introducción page 21

22 Sumador con predicción de acarreos. Aritmética binaria Usar un segundo nivel de predicción de acarreos - Introducción page 22

23 Sumador con predicción de acarreos. Aritmética binaria Señales de generación G j y propagación P j. Analizando c 8 tenemos c 8 = g 7 +p 7 g 6 +p 7 p 6 g 5 +p 7 p 6 p 5 g 4 +p 7 p 6 p 5 p 4 g 3 +p 7 p 6 p 5 p 4 p 3 g 2 +p 7 p 6 p 5 p 4 p 3 p 2 g 1 +p 7 p 6 p 5 p 4 p 3 p 2 p 1 g 0 +p 7 p 6 p 5 p 4 p 3 p 2 p 1 p 0 c 0 El último término en la expresión anterior define la propagación del acarreo de entrada c 0 P 0 = p 7 p 6 p 5 p 4 p 3 p 2 p 1 p 0 El resto de los términos definen la señal de generación G 0 = g 7 +p 7 g 6 +p 7 p 6 g p 7 p 6 p 5 p 4 p 3 p 2 p 1 g 0 Por lo que la expresión para el acarreo es c 8 = G 0 +P 0 c 0 - Introducción page 23

24 Sumador con predicción de acarreos. Aritmética binaria Expandiendo para las demas señales G j = g 8j+7 +p 8j+7 g 8j+6 +p 8j+7 p 8j+6 g 8j p 8j+7 p 8j+6...p 8j+2 p 8j+1 g 8j P j = p 8j+7 p 8j+6 p 8j+5...p 8j c 8(j+1) = G j +P j c 8j - Introducción page 24

25 Lógica combinacional. Multiplexor 2 a 1 Multiplexor 4 a 1 - Introducción page 25

26 Lógica combinacional. Mux 4 a 1 implemetado con Mux 2 a 1 Mux 16 a 1 implementado con Mux 4 a 1 - Introducción page 26

27 Lógica combinacional. Símbolo genérico de un decodificador. - Introducción page 27

28 Lógica combinacional. Símbolo genérico de un decodificador. Decodificador 2 a 4. - Introducción page 27

29 Lógica combinacional. Símbolo genérico de un decodificador. Decodificador 2 a 4. Decodificador 3 a 8 implementado con decodificadores 2 a 4. - Introducción page 27

30 Lógica combinacional. Principales aplicaciones de los decodificadores: Selección de una palabra de memoria. Control de un buffer triestado. Decodificador BCD a siete segmentos. Demultiplexor. - Introducción page 28

31 Lógica combinacional. Se usan generalmente para reducir el número de bits con que se representa cierta información. Símbolo para un codificador binario de 2 n a n. Cuando se contempla mas de una entrada activa a la ves, se necesita dar prioridad a las entradas. Codificador binario con prioridad y 0 = i 1 +i 3 y 1 = i 2 +i 3 z = i 0 +i 1 +i 2 +i 3 - Introducción page 29

32 Lógica combinacional. Se usan generalmente para reducir el número de bits con que se representa cierta información. Símbolo para un codificador binario de 2 n a n. Cuando se contempla mas de una entrada activa a la ves, se necesita dar prioridad a las entradas. Codificador binario con prioridad Codificador binario 4 a 2. y 0 = i 1 +i 3 y 1 = i 2 +i 3 z = i 0 +i 1 +i 2 +i 3 - Introducción page 29

33 Lógica combinacional. Se usan generalmente para reducir el número de bits con que se representa cierta información. Símbolo para un codificador binario de 2 n a n. Cuando se contempla mas de una entrada activa a la ves, se necesita dar prioridad a las entradas. Codificador binario con prioridad Codificador binario 4 a 2. y 0 = i 1 +i 3 y 1 = i 2 +i 3 z = i 0 +i 1 +i 2 +i 3 - Introducción page 29

34 Lógica secuencial Modelo de un sistema secuencial y de un autómata finito. (a) Circuito secuencial (b) Autómata finito. - Introducción page 30

35 Lógica secuencial Modelo de un autómata finito. Un autómata, también conocido como máquina de estados finitos ( por su abreviación en inglés), es un modelo matemático que realiza cómputos en forma automática sobre una entrada para producir una salida. En diseño lógico, las s se usan para modelar los circuitos secuenciales. De acuerdo a las dependencias de la salida, se dividen en Máquina tipo Moore, cuando las salidas solo dependen del estado actual del circuito. Máquina tipo Mealy, cuando las salidas depende no solo del estado presente del circuito, sino también de las entradas. - Introducción page 31

36 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

37 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

38 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

39 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

40 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

41 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

42 Lógica secuencial Metodología de diseño. 1. Especificación: escribir una especificación para el circuito, si aun no existe. 2. Formulación: obtener el diagrama de estados o una tabla de estados a partir de la especificación del problema. 3. Asignación de estados: si sólo ha sido posible obtener el diagrama de estados, obtener la tabla de estados. Asignar los códigos binarios a los estados de la tabla. 4. Determinación de las ecuaciones de entrada a los flip-flops: seleccionar el tipo o tipos de flip-flops. A partir de la tabla de estados, obtener las ecuaciones de entrada de los flip-flops. 5. Determinación de la ecuación de salida: obtener las ecuaciones de salida a partir de la tabla de estados. 6. Optimización: optimizar las ecuaciones de entrada y salida de los flip-flops. 7. Mapeo tecnológico: dibujar un diagrama lógico del circuito empleando flip-flops, ANDs, ORs, e inversores. Transformar el diagrama lógico en un nuevo diagrama que emplee los flip-flops y compuertas disponibles en la tecnología deseada. 8. Comprobación: verificar la correción del diseño final. - Introducción page 32

43 Lógica secuencial Detector de secuencia Moore. Suponga que se quiere diseñar un circuito que cumpla las siguientes especificaciones: 1. El circuito tiene una entrada w, y una salida z. 2. Todos los cambios en el circuito ocurren en el flanco positivo de la señal de reloj. 3. La salida z es igual a 1 si durante los dos ciclos de reloj anteriores la entrada w fue 1. De otra forma, la salida z se mantiene en 0. Ciclo de reloj: t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 w: z: (a) Secuencia ejemplo del funcionamiento del circuito. - Introducción page 33

44 Lógica secuencial Detector de secuencia Moore. (b) Diagrama de estados. - Introducción page 34

45 Lógica secuencial Detector de secuencia Moore. Estado Estado siguiente presente w = 0 w = 1 Salida z A A B 0 B A C 0 C A C 1 (c) Tabla de estados. Estado Estado siguiente presente w = 0 w = 1 Salida z y 2 y 1 Y 2 Y 1 Y 2 Y 1 A B C dd dd d (d) Asignación de estados. - Introducción page 35

46 Lógica secuencial Detector de secuencia Moore. (e) Determinación de las ecuaciones de entrada y salida. - Introducción page 36

47 Detector de secuencia Moore. (f) Implementación de detector de secuencia. Tema 8 Diseño de ASMs page 37

48 Lógica secuencial Detector de secuencia Moore. (g) Diagrama de tiempos. - Introducción page 38

49 Lógica secuencial Detector de secuencia Mealy. Ciclo de reloj: t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 w: z: (a) Secuencia ejemplo del funcionamiento del circuito. (b) Diagrama de estados. - Introducción page 39

50 Lógica secuencial Detector de secuencia Mealy. Estado Estado siguiente Salida z presente w = 0 w = 1 w = 0 w = 1 A A B 0 0 B A B 0 1 (c) Tabla de estados. Estado Estado siguiente Salida z presente w = 0 w = 1 w = 0 w = 1 y Y Y z z A B (d) Asignación de estados. - Introducción page 40

51 Lógica secuencial Detector de secuencia Mealy. (e) Implementación de detector de secuencia. (f) Diagrama de tiempos. - Introducción page 41

52 Lógica secuencial Codificación one-hot. Se usa una variable de estado por cada estado en el circuito. En cada estado, solo una variable de estado se encuentra activa. Codificación one-hot para el detector de secuencia implementado con una máquina Moore. Estado Estado siguiente presente w = 0 w = 1 Salida z y 3 y 2 y 1 Y 3 Y 2 Y 1 Y 3 Y 2 Y 1 A B C Ecuaciones del decodificador de estado siguiente (DES) con la asignación anterior: Y 1 = w Y 2 = wy 1 Y 3 = wȳ 1 z = y 3. Ninguna de las expresiones anteriores depende de y 2!!! - Introducción page 42