Tema 3 - Modelado con HDL a nivel RTL

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Ramona Flores Reyes
hace 7 años
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1 - Modelado con HDL a nivel RTL Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco erm@correo.azc.uam.mx Sitio Web: Diseño Lógico page 1

2 - Modelado con HDL a nivel RTL - (4.5 hrs.) 1. Estructura de un programa en lenguaje VHDL 1 : Entidad y arquitectura. 2. Señales, constantes y tipos básicos: bit, bit vector, e integer. 3. Sentencias concurrentes: Asignación directa y condicional when... else. 4. Sentencias de selección with... select. 5. Componentes. 6. Sentencias generic y generate. 1 acrónimo en inglés: VHSIC Hardware Description Language Diseño Lógico page 2

3 Estructura de un programa en VHDL Todo programa en VHDL se componen de dos partes: ENTITY nombre_entidad IS PORT([SIGNAL] nombre_se~nal{, nombre se~nal} : [modo] tipo_dato {; [SIGNAL] nombre se~nal {, nombre se~nal} : [modo] tipo dato } ); END nombre_entidad; -- Este es un comentario nombre_arquitectura OF nombre_entidad IS -- Parte de declaraciones [declaraciones tipo SIGNAL] [declaraciones tipo CONSTANT] [declaraciones tipo COMPONENT] BEGIN -- Cuerpo de la arquitectura {creación de componentes;} {asignaciones concurrentes;} {creación de procesos;} END [nombre_arquitectura]; Modelado con HDL a nivel RTL page 3

4 Estructura de un programa en VHDL PORT( nombre_se~nal : [modo] tipo_dato ); [modo] IN OUT INOUT BUFFER Descripción Usado cuando se declara una señal como puerto de entrada. Usado cuando se declara una señal como puerto de salida. En una sentencia de asignación, la señal declarada con el modo OUT solo puede aparecer del lado izquierdo del operador <=. Usado para declarar puertos bidireccionales. Usado para declarar puertos de salida con un registro de memoria. A diferencia del modo OUT, este modo puede ser usado a ambos lados del operador <= gracias al registro de memoria asociado al puerto de salida. Modelado con HDL a nivel RTL page 4

5 Señales, constantes, y tipos básicos. SIGNAL y CONSTANT Una objeto o variable tipo señal modela alambres o cables de interconexión en un circuito. Una señal se puede declarar en dos lugares a lo largo de un programa en VHDL: en la declaración de la entidad, y en la parte de declaraciones de una arquitectura. tipo_dato BIT BIT_VECTOR INTEGER SIGNAL nombre_se~nal : tipo dato; Descripción Predefinido en cualquier lenguaje HDL. Maneja valores 1 y 0. Arreglo de objetos tipo BIT (e.g. SIGNAL C : BIT_VECTOR(1 TO 4)). Predefinido en cualquier lenguaje HDL. Representa un entero en binario, y el compilador automticamente asigna 32 bits a cada señal de este tipo. Su rango de representación es de (2 31 1) a (e.g. SIGNAL X: INTEGER;) Modelado con HDL a nivel RTL page 5

6 Señales, constantes, y tipos básicos. SIGNAL y CONSTANT... Continuación tipo_dato STD_LOGIC STD_LOGIC_VECTOR STD_ULOGIC Descripción Extensión del tipo de datos BIT/BIT_VECTOR para abarcar los valores: Z que representa alta impedancia; que representa valores de noimporta; L y H que representan valores débiles de cero y uno lógicos; U que representa valores no inicializados; y X que representa valores desconocidos. A diferencia del tipo STD_LOGIC, STD_ULOGIC no permite que una señal tenga mltiples fuentes. Cuando una seal tipo STD_LOGIC tiene dos fuentes con valores diferentes, una función de resolución es utilizada para determinar cual tiene prioridad. Modelado con HDL a nivel RTL page 6

7 Señales, constantes, y tipos básicos. SIGNAL y CONSTANT... Continuación tipo_dato Descripción SIGNED Son definidos en el paquete std logic arith de la libreria UNSIGNED ieee y determinan la representación numérica a utilizarse en operaciones aritméticas. Son similares al tipo STD_LOGIC_VECTOR en el sentido que definen arreglos de señales. e.g. USE ieee.std_logic_signed.all; SIGNAL C : STD_LOGIC_VECTOR(3 DOWNTO 0); USE ieee.std_logic_arith.all; SIGNAL C : SIGNED(3 DOWNTO 0); BOOLEAN Toma valores con las etiquetas TRUE y FALSE, equivalentes a 1 y 0 lógicos. Modelado con HDL a nivel RTL page 7

8 Señales, constantes, y tipos básicos. SIGNAL y CONSTANT... Continuación tipo_dato Descripción ENUMERATE Toma valores con las etiquetas especificadas por el usuario, los cuales son declarados como TYPE nombre_enum IS (name{, name}); donde name es el valor-etiqueta a usar. e.g. TYPE tipo_estado IS (estadoa, estadob, estadoc); SIGNAL y : tipo_estado; Una constante es un dato que no cambia de valor, y a diferencia de una señal, este no representa un cable en el circuito. CONSTANT nombre_constante : tipo_dato := valor_numerico; e.g. CONSTANT Zero : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000"; Modelado con HDL a nivel RTL page 8

9 Sentencias de selección. Es muy similar a la estructura if... then... else en otros languages de programación. A diferencia de la estructura, los criterios de selección (o condiciones de selección) no necesitan ser mutuamente exclusivos ya que se listan en orden de prioridad. [label:] -- etiqueta opcional nombre_se~nal <= expresión WHEN expresión_lógica ELSE {expresión WHEN expresión lógica ELSE} expresión; e.g. Codificador con prioridad LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY CodPrior IS PORT ( pet1, pet2, pet3 : IN STD_LOGIC; f : OUT STD_LOGIC_VECTOR(1 DOWNTO 0) ); END CodPrior; Estructura OF CodPrior IS BEGIN f <= "01" WHEN pet1 = 1 ELSE "10" WHEN pet2 = 1 ELSE "11" WHEN pet3 = 1 ELSE "00"; END Estructura; Modelado con HDL a nivel RTL page 9

10 Sentencias de selección. WITH... SELECT Una asignación condicional es usada para seleccionar una de varias alternativas con base en un criterio de selección. La señal del lado izquierdo del operador <= es asignada con la señal indexada por el criterio de selección. [label:] -- etiqueta opcional WITH expresión SELECT nombre_se~nal <= expresión WHEN valor_constante{, expresión WHEN valor constante}; e.g. Multiplexor 2-a-1 -- Declaración de entidad y encabezado de arquitectura omitidas SIGNAL x1,x2,sel,f : STD_LOGIC; -- Declaración del cuerpo de la arquitectura omitida WITH Sel SELECT f <= x1 WHEN 0, x2 WHEN OTHERS; En este caso, la palabra reservada OTHERS cubre los casos que aún no han sido listados (e.g. 1, Z, ). Los criterios, o expresiones de selección, deben de ser mutuamente exclusivas. Modelado con HDL a nivel RTL page 10

11 Sentencias. GENERATE y GENERIC La estructura GENERATE provee una forma conveniente de repetir la instanciación de un componente o la asignación de una expresión lógica. Posee dos variantes: [label:] -- etiqueta opcional FOR indice IN rango GENERATE declaración; {declaración;} END GENERATE; [label:] -- etiqueta opcional IF expresión GENERATE declaración; {declaración;} END GENERATE; La variante IF... GENERATE es usada rara ves, mientras que la variante FOR...GENERATE se usa frecuentemente. Modelado con HDL a nivel RTL page 11

12 Sentencias. GENERATE y GENERIC La palabra reservada GENERIC se usa para definir parámetros generales que afectan la estructura de una entidad (e.g. el ancho de un bus, el numero de componentes a instanciar). También se conoce como diseño de componentes parametrizados. ENTITY nombre_entidad IS GENERIC ( parámetro : tipo_dato := valor ); PORT ( nombre_se~nal ); END nombre_entidad; La forma de instanciar un componente parametrizado es: [label]: nombre_componente GENERIC MAP ( parameter => valor) PORT MAP ( nombre_se~nal{, nombre se~nal} ); Modelado con HDL a nivel RTL page 12

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