TEMA IV: SÍNTESIS HARDWARE

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1 TEMA IV: SÍNTES HARDWARE Especificaciones Formato intermedio Partición HW/SW LA SÍNTES HARDWARE ES LA TAREA DE PASAR DE UN DOMINIO DE ABSTRACCIÓN A OTRO COMPORTAMIENTO -> ESTRUCTURA Código Implementación HW Integración Verificación

2 SÍNTES HARDWARE DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas Particionado y colocación G. módulos Floorplanning G. celdas Capas de Si, metal,... Celdas básicas Macroceldas Particiones básicas DOMINIO FÍCO Complejidad del diseño VL SÍNTES DE ALTO NIVEL (Reducción del tiempo de diseño) Madurez de la tecnología VL Mejor exploración del espacio de diseño

3 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas Particionado Síntesis de interfaces Síntesis de procesado STEMA

4 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas Scheduling Particionado Allocation Síntesis de la unidad de control Síntesis del RTL Síntesis de interfaces Síntesis de procesado STEMA

5 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas Minimización Minimización de estados Scheduling Particionado Mapeado tecnológico Dimensionamiento de transistores Asignamiento de estados Elección de biestables Síntesis lógica combinacional Allocation Síntesis de la unidad de control Síntesis del Síntesis de interfaces Síntesis de procesado COMBINACIONAL SECUENCIAL RTL STEMA

6 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas bloque A bloque C bloque B Nivel de sistemas

7 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas bloque A bloque C bloque B Nivel de sistemas controlador Nivel de transferencia de registros

8 Procesos de diseño DOMINIO ESTRUCTURAL Procesadores, memorias, buses Registros, ALUs Puertas, flip-flops Transistores Síntesis de sistemas Síntesis de RT Síntesis lógica Síntesis de circuitos DOMINIO DE COMPORTAMIENTO Algoritmos Transferencias de registros Ecuaciones lógicas Ecuaciones eléctricas bloque A bloque C bloque B Nivel combinacional Nivel de sistemas controlador combinacional FF Nivel de transferencia de registros Nivel secuencial

9 COMPILACIÓN COMPILACIÓN Scheduling Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA COMPILACIÓN PASA DE UNA DESCRIPCIÓN INFORMAL A OTRA INTERPRETABLE POR LOS ALGORITMOS USADOS EN EL PROCESO EN CUESTIÓN LENGUAJES (VHDL) GRAFOS (ASM) Tipos de datos Operadores Sentencias concurrentes Sentencias secuenciales Cajas de estado Cajas condicionales Cajas de selección Tarjeta identificativa Definiciones de usuario

10 COMPILACIÓN COMPILACIÓN Scheduling Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA entity prueba is port( A, B : in bit_vector(7 downto 0); inicio, clk : in std_logic; result : out bit_vector(8 downto 0) fin : out bit); end prueba; architecture primera of prueba is type estado is (S0, S1, S2, S3, S4, S5); signal cont : bit_vector (3 downto 0); signal estado_presente, proximo_estado : estado; begin P1:process(estado_presente) begin case estado_presente is when S0 => cont <= 0000 ; result <= ; fin <= 0 ; if (inicio = 1 ) then proximo_estado <= S1; else proximo_estado <= S0; end if; when S1 => end; COMPILACIÓN (VHDL) if (A < B) then proximo_estado <= S2; elsif (A > B) then proximo_estado <= S3; else proximo_estado <= S4; end if; when S2 => result <= B; cont <= cont+1; if (cont < 0101 ) then proximo_estado <= S2; else proximo_estado <= S5; end if; when S3 => result <= A; cont <= cont+1; if (cont < 0010 ) then proximo_estado <= S3; else proximo_estado <= S5; end if; when S4 => result <= A+B; cont <= cont+1; if (cont < 1000 ) then proximo_estado <= S4; else proximo_estado <= S5; end if; when S5 => fin <= 1 ; proximo_estado <= S0; end case; end process; B1:block (clk = 1 and not clk stable) begin estado_presente <= guarded proximo_estado; end block;

11 COMPILACIÓN COMPILACIÓN Scheduling Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA S0 cont <= 0 result <= 0 fin <= 0 inicio = 1? COMPILACIÓN (ASM) Entrada: A, B, inicio Salida: result:= 0 fin:= 0 Internas: cont:= 0 S1 A<B compara A y B? A>B cont <=cont +1 result <=B A=B S2 S4 S3 cont <=cont +1 result <=A+B cont <=cont +1 result <=A cont < 5? cont < 8? cont < 2? S5 fin <= 1

12 Scheduling PARTICIONADO Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA PARTICIONADO EL PARTICIONADO ES LA TAREA QUE DETERMINARÁ LA FUNCIONALIDAD IMPLEMENTADA EN LOS DIFERENTES BLOQUES DE PROCESADO RECOCIDO MULADO ALGORITMOS GENÉTICOS MIGRACIONES DE GRUPO CLUSTERING PROGRAMACIÓN LINEAL

13 SCHEDULING Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado S0 RTL STEMA SCHEDULING SCHEDULING ES LA TAREA QUE AGNA LAS OPERACIONES A INSTANTES DE TIEMPO EN FUNCIÓN DE RESTRICCIONES Y MINIMIZANDO FUNCIONES DE COSTE fin <= 0b compara inicio result <= 00X cont <= 0000b S1 compara A y B S2 result <= B compara cont y 5 cont <= cont+1 ASAP S3 result <= A cont <= cont+1 compara cont y 2 S4 result <= A+B cont <= cont+1 compara cont y 8 S5 fin <= 1b

14 SCHEDULING Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA SCHEDULING (ALAP) AS LAST AS POSBLE S0 fin <= 0b compara inicio cont <= 0000b S1 compara A y B result <= 00X S2 result <= B cont <= cont+1 compara cont y 5 S3 result <= A cont <= cont+1 compara cont y 2 S4 result <= A+B cont <= cont+1 compara cont y 8 S5 fin <= 1b

15 SCHEDULING Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA SCHEDULING RESTRICCIONES TEMPORALES RESTRICCIONES DE RECURSOS E0 compara A y B fin <= 0b compara inicio result <= 00X cont <= 0000b E1 result <= A+B result <= A result <= B cont <= cont+1 compara cont y 8 compara cont y 2 compara cont y 5 E2 fin <= 1b

16 SCHEDULING Particionado Allocation Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA E0 cont <= 0 result <= 0 fin <= 0 inicio = 1? SCHEDULING Entrada: A, B, inicio Salida: result:= 0 fin:= 0 Internas: cont:= 0 A<B compara A y B? A>B cont <=cont +1 result <=B A=B E11 E12 E10 cont <=cont +1 result <=A+B cont <=cont +1 result <=A cont < 5? cont < 8? cont < 2? E2 fin <= 1

17 Scheduling Particionado ALLOCATION Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA ALLOCATION ALLOCATION ES LA TAREA QUE AGNA LAS OPERACIONES A MÓDULOS HARDWARE EN FUNCIÓN DE SCHEDULING, RESTRICCIONES Y MINIMIZANDO FUNCIONES DE COSTE CARACTERÍSTICAS DE LOS MÓDULOS INTERCONEXIONES A TRAVÉS DE BUSES INTERCONEXIONES A TRAVÉS DE MULTIPLEXORES UNIDADES FUNCIONALES UNIDADES DE ALMACENAMIENTO UNIDADES DE COMUNICACIONES INTERCONEXIONES PUNTO A PUNTO TRANSFERENCIA DE REGISTROS

18 Scheduling Particionado ALLOCATION Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado A RTL STEMA B n n A B S/R S cont n A B ALLOCATION R A cont B n n A B a<b a=b a>b A<B A=B A>B E0 compara A y B fin <= 0b compara inicio result <= 00X cont <= 0000b E1 result <= A+B result <= A result <= B cont <= cont+1 compara cont y 8 compara cont y 2 compara cont y 5 E2 fin <= 1b

19 Scheduling Particionado ALLOCATION Síntesis de interfaces Síntesis de la unidad de control Síntesis de Síntesis del procesado RTL STEMA E0 A<B inicio = 1? compara A y B? ALLOCATION A=B A>B E11 E12 E10 cont < 8? cont < 8? cont < 8? cont<2 E2 fin <= 1 inicio*a>b E10 cont<2 inicio E0 inicio*a<b E11 cont<5 inicio*a=b E12 cont<5 cont<8 E2 Entradas Funciones de salida y de próximo estado reg Salidas cont<8

20 Estimación de prestaciones Entrada de datos Camino de datos Entrada de control Funciones de salida y de próximo estado control REG estado R1 R2 R3 R4 Salidas de control U. Funcional Salida de datos TIEMPO DE EJECUCIÓN => VELOCIDAD DEL STEMA ÁREA OCUPADA => TAMAÑO DEL STEMA CONSUMO DE POTENCIA => COSTE ENERGÉTICO DEL STEMA

21 Estimación de prestaciones TIEMPO DE EJECUCIÓN t p ( DP) = t p( MUX_R) + t p( Lectura) + t p( MUX_F) + t p( Unidad Funcional) + t p( Setup) t p ( CU) = t p( Próximo estado) + t psetup ( ) + t p( Lectura) + t p( Lógica de control) Entrada de datos Camino de datos Entrada de control Funciones de salida y de próximo estado control REG estado R1 R2 R3 R4 Salidas de control U. Funcional Salida de datos

22 Estimación de prestaciones TIEMPO DE EJECUCIÓN t p ( DP) = t p( MUX_R) + t p( Lectura) + t p( MUX_F) + t p( Unidad Funcional) + t p( Setup) t p ( CU) = t p( Próximo estado) + t psetup ( ) + t p( Lectura) + t p( Lógica de control) ALGORITMO DE ESTIMACIÓN Tiempo de ejecución de micronodo = operaciones ejecutadas en un ciclo de reloj Tiempo de ejecución de macronodo = operaciones que se pueden ejecutar en un ciclo de operación TE_macronodo(j) = MAX op ([ usos_op numbloques + pipeline 1]retraso)

23 Estimación de prestaciones TIEMPO DE EJECUCIÓN t p ( DP) = t p( MUX_R) + t p( Lectura) + t p( MUX_F) + t p( Unidad Funcional) + t p( Setup) t p ( CU) = t p( Próximo estado) + t psetup ( ) + t p( Lectura) + t p( Lógica de control) ALGORITMO DE ESTIMACIÓN Tiempo de ejecución de micronodo = operaciones ejecutadas en un ciclo de reloj Tiempo de ejecución de macronodo = operaciones que se pueden ejecutar en un ciclo de operación TE_macronodo(j) = MAX op ([ usos_op numbloques + pipeline 1]retraso) AGRUPACIÓN DE LOS CÁLCULOS ANTERIORES CON FRECUENCIA Y PROBABILIDAD Si no hay bifurcaciones, la frecuencia y la probabilidad de cada macronod es igual a 1 Si hay bifurcaciones, a cada una se le debe asignar una frecuencia y una probabilidad

24 Estimación de prestaciones TIEMPO DE EJECUCIÓN (EJEMPLO) MACRODOS S0 fin <= 0b compara inicio result <= 00X cont <= 0000b {contador, registro} S1 compara A y B {comparador} S2 result <= B comparador contador {registro, comparador, contadro} S3 result <= A contador comparador {registro, comparador, contadro} S4 result <= A+B comparador contador {registro, comparador, contadro, sumador} S5 fin <= 1b {biestable}

25 Estimación de prestaciones TIEMPO DE EJECUCIÓN (EJEMPLO) {contador, registro} {comparador} {registro, comparador, contadro} {registro, comparador, contadro} {registro, comparador, contadro, sumador} {biestable} TE_S0 = MAX [ (1cont/1+1-1) 1, (1reg/1+1-1) 1] TE_S1 = (1comp/1+1-1) 1 TE_S2 = MAX [(1cont/1+1-1) 1, (1reg/1+1-1) 1, (1comp/1+1-1) 1] TE_S3 = MAX [(1cont/1+1-1) 1, (1reg/1+1-1) 1, (1comp/1+1-1) 1] TE_S4 = MAX [(1cont/1+1-1) 1, (1reg/1+1-1) 1, (1comp/1+1-1) 1, (1comp/1+1-1) 1] TE_S5 = (1bies/1+1-1) 1 probabilidad, frecuencia S0 1,1 S3 1/3,2 S1 1,1 S2 1/3,5 S5 1,1 1/3,8 S4 TE = 1 1 TE_S TE_S1 + 1/3 5 TE_S2 + 1/3 2 TE_S3 + 1/3 8 TE_S TE_S5

26 Estimación de prestaciones ÁREA OCUPADA Entrada de datos Camino de datos Entrada de control Funciones de salida y de próximo estado control REG estado R1 R2 R3 R4 Salidas de control U. Funcional Salida de datos MEMORIA ROM Y BIESTABLES UNIDADES FUNCIONALES Y MULTIPLEXORES (Nº Y TAMAÑO) UNIDADES DE MEMORIA

27 Estimación de prestaciones ÁREA OCUPADA (EJEMPLO) S1 S0 cont <= 0 result <= 0 fin <= 0 inicio = 1? Entrada: A, B, inicio Salida: result:= 0 fin:= 0 Internas: cont:= 0 A<B compara A y B? A>B A=B S2 S4 S3 cont <=cont +1 cont <=cont +1 result <=B result <=A+B cont <=cont +1 result <=A cont < 5? cont < 8? cont < 2? S5 fin <= 1

28 Estimación de prestaciones CONSUMO DE POTENCIA P = 2 C L V DD f + ( tr + t f )V DD I P f + V DD I fugas + V DD I estática MULACIÓN RTL => ESTIMACIÓN DE LA ACTIVIDAD DE CONMUTACIÓN MODELO DE ENERGÍA CUANTIFICAR EL MODELO DE ENERGÍA EN FUNCIÓN DE LA ACTIVIDAD