8. Multiplexores Digitales

Transcripción

1 8. Multiplexores Digitales El multiplexor permite seleccinar del total de líneas de entrada una única y trasladar la información que conlleva dicha línea a la salida del circuito. Suele utilizarse para convertir información digital en paralelo a serie Diseño El diseño para un multiplexor con cuatro entradas a seleccionar, requerirá dos variables de entrada que permitan dicha selección, ya que con dos bits se logran cuatro combinaciones. El esquema del circuito y su tabla de funcionamiento se muestra en la Figura 117. Figura 117 A partir de la tabla y de la descripción verbal se obtiene la siguiente función lógica: Y = D + 0 S1S0 + D1 S1S0 + D2S1S0 D3S1S0 El diagrama lógico correspondiente se muesta el la Figura 118. Figura 118 Electrónica Digital. Tema

2 8.2. Implementación de funciones con multiplexores Los MSI multiplexores puden utilizarse para generar funciones lógicas combinacionales en forma de suma de productos y así, reducir el número de circuitos integrados. Para ello, se utiliza la expresión genérica de la salida de cualquier multiplexor y se asignan valores necesarios a las entradas para obtener la función canónica deseada expresada en SDP. Veamos un ejemplo. Supongamos que disponemos de un mux con tres entradas de selección. La función genérica que representa la salida de este tipo de multiplexor será: Y = D S S S + D S S S + D S S S + D S S S + D S S S + D S S S + D S S S + D S S S Si queremos generar la siguiente función: f = Σm(0, 2, 3, 5) su expresión en SDP será: f( XXX) = 1. X XS + 0. X XX + 1. X XX + 1. X XX + 0. X X X + 1. X XX + 0. XXX + 0. XXX Comparando las dos expresines, se observa que asignando los siguientes valores a los D i se obtiene la expresión de f (X 2 X 1 X 0 ) D 0 = 1 D 1 = 0 D 2 = 1 D 3 = 1 D 4 = 0 D 5 = 1 D 6 = 0 D 7 = O La implemtación se representa en la Figura 119: Figura 119 Electrónica Digital. Tema

3 Si la función a implementar tiene más variables de entrada que el multiplexor a utilizar, basta con analizar nuevamente las dos expresiones. Supongamos que se quiere implementar la función f(a, b, c) = ab + bc utilizando un multiplexor con dos entradas de selección. La función genérica que representa la salida de este tipo de multiplexor será: Y = D0S1S0 + D1S1S0 + D2S1S0 + D3S1S0 Si queremos generar la siguiente función f(a, b, c) = ab + bc su expresión en SDP será: F( a, b, c) = abc + abc + abc + abc = m1+ m5 + m6 + m7 = 0. abc + 1. abc + 0. abc + 0. abc + 0. abc + 1. abc + 1. abc + 1. abc Si se identifican dos de las variables de la función con las dos entradas de selección: la expresión de F será c = S 0 b = S 1 F( a, b, c) = 0. as1s as1s as1s as1s as S + 1. as S + 1. as S + 1. as S Y = D0S1S0 + D1S1S0 + D2S1S0 + D3S1S0 Analizando y comparnado las dos expresiones, se concluye que: Independientemente del valor de a, ante la combinación SS 1 0 la salida debe ser 0 siempre. Por lo tanto D 0 = 0. Independientemente del valor de a, ante la combinación SS 1 0 la salida debe ser 1 siempre. Por lo tanto D 1 = 1. Ante la combinación SS 1 0 la salida debe ser 0 cuando el valor de a es 0 y 1 cuando el valor de a es 1. Por lo tanto D 2 = a. Ante la combinación SS 1 0 la salida debe ser 0 cuando el valor de a es 0 y 1 cuando el valor de a es 1. Por lo tanto D 3 = a. Electrónica Digital. Tema

4 8.3. Circuitos Comerciales: 74157, El circuito MSI está formado por cuatro multiplexores de dos entradas. Comparten la misma línea de selección de datos y de habilitación tal y como puede observarse en la Figura 120. Figura 120 El MSI (Figura 121) es un multiplexor de ocho entradas de datos y por lo tanto tres líneas de selección de datos. Figura 121 Electrónica Digital. Tema

5 8.4. Aplicación El ejemplo representado en la Figura 122 combina la utilización de un multiplexor, un decodificador 2 a 4 y un decodificador BCD/7 segmentos. Los displays van mostrando alternativamente un número, es decir, en un nivel de la señal de selección, uno de los displays está apagado y el otro muestra un número y en el otro nivel de la señal de selección, la situación es la contraria. En estado bajo se selecciona A 3 A 2 A 1 A 0 En estado alto se selecciona B 3 B 2 B 1 B 0 Dígito B Dígito de mayor peso Dígito A Dígito de menor peso Figura 122 Electrónica Digital. Tema

6 8.5. Descripción VHDL entity multi is port( a, b, c :in bit_vector(3 downto 0); enable :in bit; control :in bit_vector(1 downto 0); d :out bit_vector(3 downto 0) ); end multi; architecture archmul of multi is begin process (a, b, c, control, enable) begin if enable='1' then d<="1111"; elsif enable='0' then case control is when "00" => d <= a; when "01" => d <= b; when "10" => d <= c; when others => d <= "1111"; end case; end if; end process; end archmul; Electrónica Digital. Tema