CAPITULO 5 GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE
|
|
|
- José Antonio Soto Paz
- hace 9 años
- Vistas:
Transcripción
1 CAPÍTULO B. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE CAPITULO 5 GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE CONTENIDO 5.1 Introducción. 5.2 Diseño de un generador digital de tren de pulsos programable en frecuencia y ancho de pulso. 5.3 Resultados. 125
2 CAPÍTULO 5. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE 5.1 INTRODUCCIÓN. En el contexto de la instrumentación y más aún en cualquier laboratorio de electrónica digital es muy importante disponer de un generador de tren de pulsos; ya que es indispensable para realizar un trabajo metódico tanto para la operación de equipos como para efectuar pruebas diversas. Este dispositivo tiene por objetivo generar un tren de pulsos a partir de una frecuencia base con la cual es posible generar frecuencias menores mediante divisores de frecuencia. Resulta muy útil que la frecuencia pueda ser variada desde el intervalo de la frecuencia base hasta por ejemplo un hert, además de poder variar el ancho del pulso. Un equipo de este tipo es muy útil, ya que puede ser utilizado para proveer una simple señal de reloj hasta ser utilizado como modulador de ancho de pulso, por ejemplo para control de velocidad de un motor o para regular la intensidad de un sistema de iluminación. El objetivo de este capítulo es diseñar e implementar un generador digital de tren de pulsos que tenga la capacidad de programar su frecuencia de operación así como su ancho de pulso, ambos digital mente, programándolo en VHDL como un módulo que será muy útil en el diseño de instrumentación digital. De esta forma, la Metodología objeto de la presente tesis agrega este componente a la librería de módulos para e! diseño de instrumentación digital. 5.2 DISEÑO DE UN GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE EN FRECUENCIA Y ANCHO DE PULSO. En la Fig. 5.1 se muestra una señal cuadrada con tres parámetros que podemos manipular para controlar ia frecuencia de la señal así como el ancho del pulso. El parámetro "T" define el periodo de la señal, de modo que "1/T" define la frecuencia (F); por lo tanto el control de "T" nos permite alterar la frecuencia de la señal. Los parámetros "Ton" y "Toff" definen el tiempo en alto y bajo de la señal, entonces mediante la manipulación de uno de ellos es posible variar el ancho del pulso o ciclo de trabajo sin alterar la frecuencia de la señal, dado que se cumple que "T=Ton+Toff. Ton Toff Fig. 5.1 Parámetros programables del tren de pulsos. El módulo que vamos a diseñar es capaz de manipular digitalmente la duración del parámetro "T" y "Ton" mostrados en la Fig. 5.1 utilizando una palabra de control para cada uno de ellos. El diagrama a bloques que ilustra la estructura del generador de pulsos se muestra en la Fig
3 CAPÍTULO S. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMA BLE Descripción por comportamiento del modelo para la manipulación y comparación de los parámetros de control usando procesos en VHDL Tren de pulsus 1 bil Fig Diagrama a bloques del generador de tren de pulsos. Refiriéndonos a la Fig. 5.2 tenemos que la base de tiempo es un oscilador que nos entrega una señal cuadrada con ciclo de trabajo del 50 %, cuyo periodo "Tosc=1/Fosc" es conocido y en función de la cual se generarán frecuencias en el intervalo Fosc/2 hasta una frecuencia "Finferior" esta última está en función del número de bits empleados para representar el parámetro "T". El ancho del pulso "Ton" está en función del número de bits del parámetro "Ton" y puede estar en el intervalo "Tose" que es e! periodo del oscilador hasta "Toff =Tosc". Es decir el ancho del pulso en alto o en bajo nunca puede ser menor a un periodo de la señal del oscilador. Los parámetros anteriores se programan en registros contadores de "n" y "m" bits como se observa en la Fig. 5.2, los cuales se ingresan al algoritmo descrito en VHDL que genera el tren de pulsos correspondiente. Es importante señalar que los parámetros de programación "T" y "Ton" pueden ser manipulados con el dispositivo funcionando lo cual permite variar la frecuencia y ancho del pulso del tren de pulsos en cualquier instante; o por el contrario si la aplicación lo requiere, pueden ser establecidos como constantes con lo cuai se reduce el espació de silicio requerido. Adicionalmente la precisión de los parámetros están a libertad del usuario asi como en función de la frecuencia del oscilador de la base de tiempos. A continuación presentamos el código VHDL que implementa el generador digital programable de tren de pulsos. library ieee; use ieee.stdjogic_1164.all; use ieee.stdjogicjarith.au; ENTITY generador4 IS PORT( up, down clk escala trabajo salida -(A) : IN bit; ;IN bit; : IN bit_vector (2 downto 0); : IN unsigned (4 downto 0); : OUT bit); END generador4; 121
4 CAPÍTULO S. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE ARCHITECTURE comportamiento OF generadorf IS signal ttl: bit; signal reloj :std_logic; signal incremento: unsigned(25 downto 0); ~(B) BEGIN PROCESS (reloj) - (C) BEGIN if(reloj'event and reloj='1') then if(up = 'O') then incremento<~ incremento + " "; else if(down ='0') then incremento<= incremento - " "; END PROCESS; process (clk) -- (D) variable temporal: unsigned (25 downto 0); begin if(clk'event and clk -V) then intemporal < (trabajo & " ")) then ttl<='1'; temporal:=temporal + incremento;-" "; else ffl<='0'; temporalmemporal + incremento;-" "; end process; process (clk) - (E) variable temporal: unsigned(24 downto 0); variable auxiliar: std_íogic_yector(24 downto 0); begin if(cik'event and clk='1') then temporal:=temporal+1 ; auxiliar~conv_std_logic_vector(témporai l 25); case escala is when "000" -> reloj <= auxiliar(24); when "001" => reloj <= auxiliar(20); when "010" => reloj <= auxiliar(18); when "011" => reloj <= auxiliar(14); when "100" => reloj <= auxiliar(8); when "101" => reloj <= auxiliar(6); when "110" ~> reloj <= auxiliar(4); when "111"=> reloj <= auxiliar(2); end case; end process; salida <~ ttl; END comportamiento; 128
5 CAPÍTULO S. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMABLE El código anterior maneja los controles programables de frecuencia y tiempo de pulso de acuerdo a las necesidades del usuario, dependiendo de la aplicación estos valores podrán ser constantes con lo que se ahorra espacio de semiconductor. En la sección (A) declaramos los puertos de entrada, para fines de pruebas, este código ajusta el control programable de la frecuencia de operación mediante un par de botones de incremento y decremento, permitiendo un aumento o disminución rápido si se mantiene pulsada la tecla correspondiente. El puerto "trabajo" permite programar la duración en alto del pulso mediante una combinación binaria; el puerto "escala" permite elegir la sensibilidad de la botonera de ajuste de la frecuencia; el puerto salida entrega la señal que es calculada por el módulo. El sistema emplea una señal de reloj de MHz que corresponde al oscilador disponible en la tarjeta prototipo UP1 donde se realizo la prueba. En la sección (B) def código se declaran señales internas para controlar el incremento del contador que divide la frecuencia y así poder variar la frecuencia de la señal a generar mediante cambios en el valor del incremento de los contadores. El proceso de la sección (C) modifica el contenido del contador donde se programa el valor de la frecuencia en función de la botonera de incremento y decremento, la actualización de este registro se realiza en incrementos unitarios con la frecuencia de la señal interna "reloj" que se genera de acuerdo a "escala" para controlar la sensibilidad de la botonera, de manera que si se mantiene presionado alguno de los controles, la frecuencia aumenta o disminuye rápidamente. El proceso de la sección (D) actualiza los contadores de la división de frecuencia sumando el contenido del dato programado en la señal "incremento", dejando así establecida una cierta frecuencia. La sentencia "if contenida en el mismo proceso controla el tamaño del pulso en función de la señal de entrada "trabajo". Finalmente el proceso de la sección (E) ajusta la sensibilidad de la botonera de acuerdo a la combinación de la señal de entrada "escala". 5.3 RESULTADOS. El diseño presentado en la sección anterior se programó en la tarjeta de desarrollo UP1, haciendo pruebas para distintas combinaciones de frecuencia y ancho de pulso, revisando los resultados utilizando un osciloscopio comercial. Las características del generador digital programable de tren de pulsos se presentan en la Tabla 5.1, programado sobre la UP1 utilizando el dispositivo FLEX EPF10K20, con el oscilador de MHz. Característica Niveles de Salida Frecuencia de salida del tren de pulsos (Fsal) Duración del pulso en alto Escala de sensibilidad Porcentaje utilizado del chip Frecuencia máxima de operación base Valor mínimo Valor máximo TTL 1 Hz MHz 40 ns (1/Fsal)-40ns 0.75 Hz MHz 15% MHz Tabla 5.1. Características del generador. En las Fig. 5.3 se ilustra el equipo completo después de programar el dispositivo, se puede observar en el osciloscopio una señal de prueba. En la Fig. 5.4 se muestra una señal de salida del generador con un ciclo de trabajo del 50 %. En la Fig. 5.5 se ilustran los oscilogramas para los casos de pulsos con ciclos de trabajo extremos en alto y bajo. Por tanto podemos observar que el funcionamiento del generador es óptimo. 129
6 CAPÍTULO S. GENERADOR DIGITAL DE TREN DE PULSOS PROGRAMA I' -. 1 ' I \- 1 \ F/g Equipo comp/efo después cíe programar/a UPí con el generador Fig Tren de pulsos con ciclo de trabajo del 50 /g Tren de pulsos con ciclos de trabajo extremos
INGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2015, Segunda Semana
Solución al examen de Junio 2015, Segunda Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4 entre los instantes 0
DE INGENIERÍA TÉCNICA INDUSTRIAL. ESPECIALIDAD EN ELECTRÓNICA INDUSTRIAL
EJERCICIOS DE SISTEMAS ELECTRÓNICOS DIGITALES: HOJA 2 2 o CURSO DE INGENIERÍA TÉCNICA INDUSTRIAL. ESPECIALIDAD EN ELECTRÓNICA INDUSTRIAL LENGUAJES DE ALTO NIVEL 1) Realiza en RTL un comparador de dos buses
INGENIERÍA DE COMPUTADORES 3. Solución al examen de Septiembre 2016
Solución al examen de Septiembre 2016 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3 y x4 entre los instantes 0 y 100 ns.
UNIVERSIDAD CARLOS III DE MADRID. Ejercicios de VHDL. Circuitos Integrados y Microelectrónica. Luis Entrena. Celia López.
UNIVERSIDAD CARLOS III DE MADRID Ejercicios de VHDL Circuitos Integrados y Microelectrónica Luis Entrena Celia López Mario García Enrique San Millán Marta Portela Almudena Lindoso Problema 1 Se pretende
INGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2013, Segunda Semana
Solución al examen de Junio 2013, Segunda Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4, x5 entre los instantes
SENTENCIA LOOP 1.- Implementar y simular el siguiente circuito que cuenta el número de bits 1 que ingresan
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRÓNICA ESCUELA DE ELECTRONICA Laboratorio N 3: Descripción VHDL utilizando Estilo Algorítmico-Parte II SENTENCIA LOOP 1.- Implementar
Practica No. 8 Introducción a las Máquinas de Estados. 1. En la figura 1 se muestra el comportamiento de un robot que evade obstáculos.
Practica No. 8 Introducción a las Máquinas de Estados Objetivo: Familiarizar al alumno en el conocimiento de los algoritmos de las máquinas de estados. Desarrollo: Para cada uno de los siguientes apartados,
INGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2017, Primera Semana
Solución al examen de Junio 2017, Primera Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4 y x5 entre los instantes
Practica No. 5 Diseño de un Multiplicador
Practica No. 5 Diseño de un Multiplicador Objetivo: Diseñar un módulo de multiplicación utilizando diferentes métodos, entender las ventajas y desventajas de cada uno de ellos. Aprender a usar procesos
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 3
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 3 PREGUNTA (2 puntos).a) ( punto) Dibuje el diagrama conceptual correspondiente al fragmento de código Fragmento..b) ( punto) Dibuje
Practica No. 5 Diseño de un Multiplicador
Practica No. 5 Diseño de un Multiplicador Objetivo: Diseñar un módulo de multiplicación utilizando diferentes métodos, entender las ventajas y desventajas de cada uno de ellos. Aprender a usar procesos
INGENIERÍA DE COMPUTADORES III. Solución al examen de Septiembre 2012
Solución al examen de Septiembre 212 PREGUNTA 1 (2 puntos) 1.a) (1 punto) Dibuje el diagrama conceptual correspondiente al fragmento de código Fragmento 1. 1.b) (1 punto) Dibuje el diagrama conceptual
INGENIERÍA DE COMPUTADORES III. Solución al examen de Septiembre 2014
Solución al examen de Septiembre 2014 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, temp4, temp5, temp6 y x4 entre los instantes
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 10
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 10 PREGUNTA 1 (1.5 puntos) Dibuje el diagrama conceptual correspondiente a: 1.a) (0.75 puntos) Las sentencias if anidadas siguientes:
INTRODUCCIÓN AL LENGUAJE VHDL PARA CIRCUITOS
INTRODUCCIÓN AL LENGUAJE VHDL PARA CIRCUITOS COMBINACIONALES UNIDAD VI Diseño Digital HLD Opción de diseño para sistemas electrónicos elaborados. Integrar más dispositivos en un circuito integrado. VHDL
LABORATORIO DE CIRCUITOS DIGITALES (2005-II) QUINTA CLASE DE VHDL
LABORATORIO DE CIRCUITOS DIGITALES (2005-II) QUINTA CLASE DE VHDL MÁQUINAS DE ESTADO FINITAS (FSMs) Máquinas de Moore Máquinas de Mealy MÁQUINAS DE ESTADOS FINITAS (FSMs) Tipos: Máquina de Moore: Las salidas
1. Módulo de desarrollo Spartan 3 STARTER KIT con un FPGA xc3s200 ft256 2. Software de diseño XILINX ISE versión 10.1
Universidad Simón Bolívar Departamento de Electrónica y Circuitos EC1723, Circuitos Digitales Trimestre Septiembre-Diciembre 2008 Realización: Semana 8. Miércoles 5 de Noviembre Laboratorio Práctica 4:
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 1
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación PREGUNTA (3 puntos) Escriba en VHDL la architecture que describe el comportamiento de un contador síncrono ascendente módulo 4 en
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 4
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 4 PREGUNTA (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales in, in2, s, s2,
INGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Septiembre de 2016
Solución al Trabajo Práctico - Septiembre de 2016 EJERCICIO 1 Se desea diseñar un circuito digital que implemente la función F cuya tabla de verdad se muestra a continuación, que depende de las tres variables
INGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2014, Primera Semana
Solución al examen de Junio 2014, Primera Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4, x5 entre los instantes
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 8
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 8 PREGUNTA 1 (3 puntos) Escriba en VHDL, de las formas que se detallan a continuación, la architecture que describe el comportamiento
Sistemas Digitales - Examen temas 1, 2 y 3 - (6 de Abril 2016)
EXAMEN RESUELTO Problema-. Modelo-B (Calificación puntos) Se quiere diseñar un circuito digital, tal que, dado un número en código octal de una sola cifra en su entrada, este circuito: ) Indique, si el
5. Decodificadores. Salida _1= A A A A = m = M ... Electrónica Digital. Tema
5. Decodificadores La función de un decodificador es la siguiente: ante una combinación concreta binaria de entrada (correspondiente a una combinación de algún código binario), activar una salida correspondiente
Sistemas Electrónicos Digitales Curso de adaptación al Grado
Práctica Práctica 2 Sistemas Electrónicos Digitales Curso de adaptación al Grado Sistemas combinacionales con VHDL Universidad de Alicante Ángel Grediaga 2 Índice INTRODUCCIÓN... 3 2 CIRCUITOS COMBINACIONALES...
Diseño de Sistemas Electrónicos Digitales Avanzados
Práctica 1 Práctica Diseño de Sistemas Electrónicos Digitales Avanzados Sistemas combinacionales con VHDL Universidad de Alicante Ángel Grediaga Índice 1 Introducción... 3 Circuitos combinacionales...
Sistemas Digitales - Examen temas 1, 2 y 3 - (6 de Abril 2016)
Sistemas Digitales - Examen temas, 2 y 3 - (6 de Abril 206) EXAMEN RESUELTO Problema-. Modelo-A (Calificación 0 puntos) Se quiere diseñar un circuito digital, tal que, dado un número en código octal de
INGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2017
Solución al Trabajo Práctico - Junio de 2017 EJERCICIO 1 Se desea diseñar un circuito digital que implemente las funciones F y G cuya tabla de verdad se muestra a continuación, que dependen de las tres
GUÍA PRÁCTICA DEL SOFTWARE ACTIVE-HDL.
24/9/2013 ÁREA DE TECNOLOGÍA ELECTRÓNICA UBU GUÍA PRÁCTICA DEL SOFTWARE ACTIVE-HDL. Manual de Inicio Miguel Ángel Lozano Pérez Contenido 1.1 GUÍA DE SOFTWARE... 3 1.1.1 Primer paso: crear un diseño nuevo...
INFORMÁTICA INDUSTRIAL. 3º INGENIERÍA TÉCNICA ELECTRÓNICA TRABAJO TUTORADO DE VHDL. Primer Cuatrimestre Curso 2005/2006.
INFORMÁTICA INDUSTRIAL. 3º INGENIERÍA TÉCNICA ELECTRÓNICA TRABAJO TUTORADO DE VHDL. Primer Cuatrimestre Curso 2005/2006. OBJETIVOS: Con este proyecto se pretende que el alumno practique y afiance los conocimientos
PRACTICA 3. Lenguaje de descripción de hardware VHDL.
Lenguaje de descripción de hardware VHDL. Objetivo: El alumno analizara de que partes escenciales conta un codigo hecho atravez del lenguaje de descripcion de hardware VHDL, asi tambien que implica la
MAQUINA DE ESTADO FINITO (FSM) Autómata finito
MAQUINA DE ESTADO FINITO (FSM) Autómata finito Modelo de Mealy E Lógica del próximo estado Q t+1 M E M O R I A Q t Lógica de salida S Ck Q t+1 = f (E, Q t ) S = g (E, Q t ) Modelo de Moore E Lógica del
4.7 Aplicaciones usando la tarjeta Spartan 3E
4.7 Aplicaciones usando la tarjeta Spartan 3E USO DE LOS PERIFERICOS DEL SISTEMA DE DESARROLLO SPARTAN 3E Instructor: MC. Rodrigo Lucio Maya Ramírez Uso del LCD Operación escritura Operación lectura Inicialización
Los multiplexores son dispositivos de varias entradas que permiten seleccionar la señal que llega a una de éstas y transmitirla a la salida.
Los multiplexores son dispositivos de varias entradas que permiten seleccionar la señal que llega a una de éstas y transmitirla a la salida. En electrónica digital un multiplexor equivale a un conmutador.
Práctica 7. Diseño en VHDL de un modulador PPM
Práctica 7. Diseño en VHDL de un modulador PPM 7.1. Objetivos Diseñar un sistema de modulación por posición de pulso (PPM) mediante VHDL e implementarlo en una FPGA. Aprender a utilizar las diferentes
Comparador de 1 bit Tabla de verdad y circuito lógico A B A > B A = B A < B
Comparadores Índice Descripción Comparador de 1 bit Tabla de verdad Circuito lógico Comparador de N bits Circuito comercial 74LS85 Tabla de verdad Circuito lógico Comparador 8 bits serie Comparador 16
CONTADORES. Definición. Diseño y analisis de un contador binario hacia arriba de 3 bits con flip-flops JK. Otros contadores típicos.
CONTADORES Definición Diseño y analisis de un contador binario hacia arriba de 3 bits con flip-flops JK. Otros contadores típicos Descripción VHDL Ejercicios Definición Un contador es un circuito digital
Realizar un descripción VHDL de las siguientes funciones lógicas, o grupos de funciones lógicas
Problemas propuestos Realizar un descripción VHDL de las siguientes funciones lógicas, o grupos de funciones lógicas F(A, B, C) = AB + A B C F(A, B, C, D) = C (A + D) (A + B + D) F(A, B, C, D) = A + B
INGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2016
Solución al Trabajo Práctico - Junio de 2016 EJERCICIO 1 Se desea diseñar un circuito digital que implemente las funciones F y G cuya tabla de verdad se muestra a continuación, que dependen de las tres
MAQUINA DE ESTADO FINITO (FSM) Autómata finito
MAQUINA DE ESTADO FINITO (FSM) Autómata finito Modelo de Mealy E Lógica del próximo estado Q t+1 M E M O R I A Q t Lógica de salida S Ck Q t+1 = f (E, Q t ) S = g (E, Q t ) Modelo de Moore E Lógica del
Práctica I.- Introducción a los Sistemas Secuenciales
Práctica I.- Introducción a los Sistemas Secuenciales 1.1.- Objetivos. El objetivo de esta práctica consiste en consolidar las diferencias entre sistemas combinacionales y secuenciales 1.2.- Problema.
CAPÍTULO 5. Programación en VHDL de un FPGA para el control de los elementos de conmutación. 5.1 Introducción.
CAPÍTULO 5 Programación en VHDL de un FPGA para el control de los elementos de conmutación. 5.1 Introducción. En este capítulo se da un breve descripción de la estructura de un programa VHDL, se simula
Frecuencímetro Digital con Autoescalamiento Realizado con VHDL y Lógica Programable
Frecuencímetro Digital con Autoescalamiento Realizado con VHDL y Lógica Programable Jaime Escalante Olarte Universidad Nacional de San Agustín de Arequipa Escuela Profesional de Ingeniería Electrónica
DISEÑO DE PROCESADORES DEDICADOS. Práctica 6 LCD de Propósito General
DISEÑO DE PROCESADORES DEDICADOS Instituto Politécnico Nacional Práctica 6 LCD de Propósito General Campo 1: Datos Personales. Centro de Innovación y Desarrollo Tecnológico en Cómputo CIDETEC Mayo 2015
6. Codificadores. Electrónica Digital. Tema
6. Codificadores Un codificador realiza la función inversa al decodificador, es decir, al activarse una de las entradas, en la salida aparece la combinación binaria correspondiente al número decimal activado
A (A3, A2, A1, A0) B (B3, B2, B1, B0) A (A0, A1, A2, A3) B (B0, B1, B2, B3) 0 to 3. 3 downto 0
Fundamentos de lógica digital. VHDL Declaración de entidades utilizando vectores El acomodo de los bits vector que componen un bus puede ser ordenado de forma ascendente o descendente, por ejemplo para
Tutorial 2: Pasar de diagrama ASM a un circuito
Tutorial 2: Pasar de diagrama ASM a un circuito Introducción En este segundo tutorial veremos cómo transformar nuestros diagramas ASM en circuitos que puedan ser implementados utilizando la placa DEO.
Sistemas Electrónicos Digitales. PRACTICA nº 3
PRACTICA nº 3 Diseño top-down estructural y síntesis de un procesador dedicado elemental para resolver el cálculo del máximo común divisor (MCD) de dos números sin signo Objetivos: Análisis, diseño y síntesis
DISEÑO DE CIRCUITOS SECUENCIALES
Sistemas Electrónicos y Automáticos PRÁCTICA 3 DISEÑO DE CIRCUITOS SECUENCIALES 1. OBJETIVO DE LA PRÁCTICA. El objetivo de la presente práctica consiste en modelar el comportamiento de un sistema secuencial
Sesión 1: Introducción al lenguaje VHDL. S1 1 Laboratorio de Estructura de Computadores Curso 04 / 05
Sesión 1: Introducción al lenguaje VHDL S1 1 AREAS DE APLICACION DE VHDL Síntesis i1 suma Documentación Diagnosis de Fallos i1 i2 - Circuito semisumador Componentes: puerta AND puerta OR puerta XOR......
VHDL. Carlos Andrés Luna Vázquez. Lección 10 Problemas
Carlos Andrés Luna Vázquez Lección 10 Problemas 1 Índice Introducción Niveles de abstracción del modelado con HDL Estilos descriptivos del modelado con HDL Ventajas y limitaciones de los HDLs El lenguaje
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 5
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 5 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x, z1 y z2
Arquitectura de Computadoras Practica No. 1 Circuitos Secuenciales
Arquitectura de Computadoras Practica No. 1 Circuitos Secuenciales Objetivo: Conocer la estructura y características de la tarjeta de los dispositivos lógicos programables que se dispone en el laboratorio,
VHDL: Código Secuencial. Arquitectura del Computador 2017
VHDL: Código Secuencial Arquitectura del Computador 2017 PROCESSES, FUNCTIONS y PROCEDURES Solo se ejecuta secuencialmente el código que se encuentra dentro de PROCESSES, FUNCTIONS o PROCEDURES. Cualquiera
Laboratorio de Arquitectura de Computadoras
Laboratorio de Arquitectura de Computadoras CPU de cuatro instrucciones Oscar Alvarado Nava [email protected] Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana,
Práctica I Modelado y simulación de una máquina expendedora de refrescos
Práctica I Modelado y simulación de una máquina expendedora de refrescos Departamento de Ingeniería Electrónica de Sistemas Informáticos y Automática 2 1.1. Objetivos. En esta práctica vamos a modelar
Practica 9 Estilos de codificar a estados FCE
Practica 9 Estilos de codificar a estados FCE2015-04-07 Parte 1. Diagramas de estado con VHDL Parte2. Cartas ASM con VHDL Introducción En el diseño de sistemas digitales, una parte importante es poder
DISEÑODE SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS.
Práctica 3 DISEÑODE SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS. Descripción VHDL de sistemas secuenciales Ángel Grediaga Olivo Universidad Alicante 1 Práctica 3 Descripción de registros y memorias Objetivos
Simulación con un banco de pruebas VHDL - test bench.
Tema 4: Simulación con un banco de pruebas VHDL - test bench. 4.1 Introducción 4.2 Diseño de un test bench 4.3 Ejemplos Tema 4: Simulación con un banco de pruebas VHDL - test bench. 4.1 Introducción 4.2
SISTEMAS DIGITALES VHDL
SD SISTEMAS DIGITALES VHDL Fredy Hernán Riascos Campiño Practica 1a: Implementación de un incrementador: Se he de implementar un modulo incrementador (INC), Este modulo no es mas que un sumador y un registro
+ Máquinas de Estado Finitas
+ Máquinas de Estado Finitas Las máquinas de estado pueden ser: SÍNCRONAS: Necesitan de la intervención de un pulso de reloj. Si la entrada participa también en la salida se denomina Máquina de estado
Sistemas Electrónicos Digitales. PRACTICA nº 8
PRACTICA nº 8 Diseño de subsistemas aritméticos. Síntesis sobre dispositivos FPGA. Síntesis estructural a partir de la descripción VHDL a nivel RTL de la estructura. Síntesis a partir de la descripción
Practica No. 1 Circuitos Secuenciales
Practica No. 1 Circuitos Secuenciales Objetivo: Conocer la estructura y características de la tarjeta de dispositivos lógicos programables TerasIC proporcionada a los alumnos, el software de operación
Tema 3 - Modelado con HDL a nivel RTL
- Modelado con HDL a nivel RTL Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco Email: [email protected]
ELECTRÓNICA DIGITAL 24-I Determinar el valor decimal de los números expresados en Complemento a 2. (0.25 puntos).
ELECTRÓNICA DIGITAL 24-I-2014 PREGUNTAS TEÓRICO PRÁCTICAS: 1. Determinar el valor decimal de los números expresados en Complemento a 2. (0.25 puntos). 11111100-4 10101010-86 01010110 86 2. Determinar el
Decodificadores/Demultiplexores. Grupo 9 Javier de Gregorio Menezo Laro de la Fuente Lastra Raúl Fernández Díaz
Decodificadores/Demultiplexores Grupo 9 Javier de Gregorio Menezo Laro de la Fuente Lastra Raúl Fernández Díaz Decodificadores Un decodificador (DEC) es un circuito combinacional que convierte un código
INFORME LABORATORIO No.1 Implementación de sistemas combinacionales en VHDL Diseño de una ALU. Nelson Antonio Becerra Carrillo
INFORME LABORATORIO No.1 Implementación de sistemas combinacionales en VHDL Diseño de una ALU Nelson Antonio Becerra Carrillo [email protected] Jaime Alberto López Rincón [email protected] Universidad
INGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 6
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 6 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x, z1,z2 y
Operadores y atributos en VHDL [1]
Operadores y atributos en VHDL [1] Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct. 2014 - Feb. 2015 Sistemas Digitales Avanzados (UTPL) IET Oct. 2014
TEMA IV: SÍNTESIS HARDWARE
TEMA IV: SÍNTES HARDWARE Especificaciones Formato intermedio Partición HW/SW LA SÍNTES HARDWARE ES LA TAREA DE PASAR DE UN DOMINIO DE ABSTRACCIÓN A OTRO COMPORTAMIENTO -> ESTRUCTURA Código Implementación
DISEÑO DE PROCESADORES DEDICADOS. Práctica. No. 8 Circuitos de Barrido y Escaneo: Teclado Matricial de Propósito General y Matriz de LEDs
DISEÑO DE PROCESADORES DEDICADOS Práctica. No. 8 Circuitos de Barrido y Escaneo: Teclado Matricial de Propósito General y Matriz de LEDs DR. JUAN CARLOS HERRERA LOZADA [email protected] Instituto Politécnico
VHDL Y FPGA LENGUAJE VHDL
VHDL Y FPGA LENGUAJE VHDL VHDL es un lenguaje de alto nivel que describe todas las características de circuitos electrónicos digitales de variada complejidad. El significado de las siglas VHDL es V de
CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES
Oscar Ignacio Botero Henao. CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES MULTIPLEXOR (MUX) Un Multiplexor (MUX) es un circuito combinacional al que entran varios canales de datos, y sólo salen los datos del
8. Multiplexores Digitales
8. Multiplexores Digitales El multiplexor permite seleccinar del total de líneas de entrada una única y trasladar la información que conlleva dicha línea a la salida del circuito. Suele utilizarse para
Titulación: Ingeniería Informática Asignatura: Fundamentos de Computadores. Bloque 3: Sistemas secuenciales Tema 9: Módulos secuenciales básicos
Titulación: Ingeniería Informática Asignatura: Fundamentos de Computadores Bloque 3: Sistemas secuenciales Tema 9: Módulos secuenciales básicos Pablo Huerta Pellitero Luis Rincón Córcoles ÍNDICE Bibliografía
VHDL. Lenguaje de descripción hardware
VHDL. Lenguaje de descripción hardware Modelado combinacional 26 A.G.O. All Rights Reserved Modelado combinacional El modelado de sistemas combinacionales es muy sencillo, puesto que en todo momento las
INDICE. Definición de codificador Tipos de codificadores. Ejercicios. Referencias. Codificadores sin prioridad Codificadores con prioridad
INDICE Definición de codificador Tipos de codificadores Codificadores sin prioridad Codificadores con prioridad Circuito comercial de la familia 74 Descripción VHDL del dispositivo Ejemplos de aplicaciones
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA ESCUELA DE ELECTRONICA
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA ESCUELA DE ELECTRONICA LABORATORIO Nª2: Descripciòn VHDL utilizando el Estilo Algoritmico 1.-Implemente y simule el circuito
Universidad Autónoma de Querétaro Facultad de Ingeniería
Universidad Autónoma de Querétaro Facultad de Ingeniería Manual de Prácticas Sistemas Digitales con Lógica Reconfigurable (SDLRI) Que como parte de los requisitos para obtener el grado de Ingeniero en
Electrónica Digital Departamento de Electrónica VHDL. Bioingeniería Facultad de Ingeniería - UNER
Electrónica Digital Departamento de Electrónica VHDL Bioingeniería Facultad de Ingeniería - UNER VHDL VHSIC Hardware Design Language VHSIC Very High Speed Integrated Circuits Verilog Handel C Celóxica
MICROPROCESADOR (CÓDIGO EN VHDL) TOMADO DEL LIBRO PARDO Y BOLUDA
MICROPROCESADOR (CÓDIGO EN VHDL) TOMADO DEL LIBRO PARDO Y BOLUDA LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY procesador IS PORT(clk,rst: IN std_logic; r_w: OUT std_logic; dir: OUT std_logic_vector(7
Estructura de VHDL. Sistemas Digitales Avanzados. Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero. Oct Feb.
Estructura de VHDL Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct. 2014 - Feb. 2015 Sistemas Digitales Avanzados (UTPL) IET Oct. 2014 - Feb. 2015
Introducción al VHDL
Introducción al VHDL Curso de Diseño de Circuitos y Sistemas Electrónicos - Grupo 43 Giancarlo Sportelli Biomedical Image Technologies - Departamento de Ingeniería Electrónica E.T.S.I. de Telecomunicación
Julio. [ Programación en VHDL ] Guía rápida. [ h t t p : / / w w w. o p e n b o x e r m b. c o m / a s i g n a t u r a s / d s d.
Julio 09 [ Programación en VHDL ] Guía rápida [ h t t p : / / w w w. o p e n b o x e r. 2 6 0 m b. c o m / a s i g n a t u r a s / d s d. h t m l ] Programación en VHDL Guia rapida [ INDICE ] I. Programación
Convertidores Analógico - Digital y su Interfaz con Dispositivos de Lógica Programable
Convertidores Analógico - Digital y su Interfaz con Dispositivos de Lógica Programable Juan Carlos Herrera Lozada Centro de Innovación y Desarrollo Tecnológico en Cómputo (CIDETEC IPN) e-mail: [email protected]
PRACTICA 6: CIRCUITOS ARITMETICOS: SUMADORES Y RESTADORES.
PRACTICA 6: CIRCUITOS ARITMETICOS: SUMADORES Y RESTADORES. Sumadores básicos: Los sumadores son muy importantes no solamente en las computadoras, sino en muchos pos de sistemas digitales en los que se
DECODIFICADORES. Para cualquier código dado en las entradas solo se activa una de las N posibles salidas. 2 N
DECODIFICADORES Tienen como función detectar la presencia de una determinada combinación de bits en sus entradas y señalar la presencia de este código mediante un cierto nivel de salida. Un decodificador
Practica No. 1 Circuitos Secuenciales. 1.- Siga los pasos siguientes para configurar un contador de 4 bits usando el ambiente de desarrollo Quartus.
Practica No. 1 Circuitos Secuenciales Objetivo: Conocer la estructura y características de la tarjeta de los dispositivos lógicos programables que se dispone en el laboratorio, tarjeta TerAsic, el software
