Introducción al VHDL
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- Víctor Olivares Torres
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1 Introducción al VHDL Curso de Diseño de Circuitos y Sistemas Electrónicos - Grupo 43 Giancarlo Sportelli Biomedical Image Technologies - Departamento de Ingeniería Electrónica E.T.S.I. de Telecomunicación Universidad Politécnica de Madrid [email protected] 14 de Enero de 2011
2 Summary Introducción al VHDL G. Sportelli 2 / 43
3 Table of Contents Introducción al VHDL G. Sportelli 3 / 43
4 VHDL para describir ˆ El VHDL es un estándar (IEEE 1076) para describir hardware ˆ Es una herramienta clave para el diseño electrónico digital ˆ Se parece a un lenguaje de programación pero no lo es ˆ Tiene tres aplicaciones: documentación formal, simulación, síntesis Introducción al VHDL G. Sportelli 4 / 43
5 Simular para verificar y entender ˆ Todos los ejercicios propuestos se basan en el entorno de simulación ModelSim ˆ La simulaciones permiten ˆ Verificar la forma y funcionalidad del código ˆ Tocar con mano los resultados ˆ Aprender de los errores ˆ Toda simulación se basa en un banco de prueba virtual, el testbench ˆ Estos bancos de pruebas servirán para instanciar el componente diseñado y para definir entradas y controles aplicados al mismo Introducción al VHDL G. Sportelli 5 / 43
6 Table of Contents Introducción al VHDL G. Sportelli 6 / 43
7 Ejercicio 1 1 Añadir la ĺınea siguiente por debajo de la declaración del componente counter en el fichero tcounter.vhd: 11b for dut : counter use entity work.counter(only); 2 Proponer y justificar un nombre más apropiado que only para la Arquitectura asociada a la Entitad counter Introducción al VHDL G. Sportelli 7 / 43
8 Solución 1 1 Añadir la ĺınea siguiente por debajo de la declaración del componente counter en el fichero tcounter.vhd: 11b for dut : counter use entity work.counter(only); 2 Proponer y justificar un nombre más apropiado que only para la Arquitectura asociada a la Entitad counter 1 Trivial, pero hay que modificar la ĺınea al renombrar la arquitectura (punto 2) 2 Nombre con sentido, sin repetir el nombre de la entidad: binario, incremental, behavioral Introducción al VHDL G. Sportelli 8 / 43
9 Comentarios al Ejercicio 1 ˆ Importante: entity architecture ˆ Una entidad puede tener varias arquitecturas ˆ La entidad define la interfaz externa y características básicas ˆ La arquitectura especifica las operaciones y la organización interna ˆ Arquitecturas distintas pueden tener prestaciones/costes distintos ˆ Lo normal es que una entidad quede constante en el tiempo y que sus arquitecturas evolucionen Introducción al VHDL G. Sportelli 9 / 43
10 Solución 1 entity counter is port (...); end; architecture binary of counter is... begin ctr: process(clk, reset) begin if (reset = 1 ) then if reset event then count <= (others => 0 ) after tpd_reset_to_count; end if; elsif clk event and (clk = 1 ) then count <= increment(count) after tpd_clk_to_count; end if; end process; end binary; Introducción al VHDL G. Sportelli 10 / 43
11 Solución 1 entity test_counter is port ( count : buffer bit_vector(8 downto 1)); end; architecture only of test_counter is component counter port (...); end component ; for dut : counter use entity work.counter(binary); signal clk : bit := 0 ; signal reset : bit := 0 ; begin dut : counter port map (...);... end only; Introducción al VHDL G. Sportelli 11 / 43
12 Ejercicio 2 1 Determinar los niveles de descripción del código en counter.vhd y en tcounter.vhd 2 Renombrar las arquitecturas añadiendo un sufijo que indique el tipo de descripción, de acuerdo con las respuestas del punto 1 Introducción al VHDL G. Sportelli 12 / 43
13 Solución 2 1 Determinar los niveles de descripción del código en counter.vhd y en tcounter.vhd 2 Renombrar las arquitecturas añadiendo un sufijo que indique el tipo de descripción, de acuerdo con las respuestas del punto 1 1 counter comportamental (function!) tcounter estructural (component) 2 binary behav test counter struct Introducción al VHDL G. Sportelli 13 / 43
14 Comentarios al Ejercicio 2 Comportamental Estructural function if... then for... loop case... when variable + - * / and or component port map for... generate Introducción al VHDL G. Sportelli 14 / 43
15 Comentarios al Ejercicio 2 ˆ Importante: saber distinguir los niveles de descripción a la hora de diseñar el HW ˆ Comportamental facilita la verificación funcional de alto nivel ˆ Estructural divide diseños complejos, facilita la detección de problemas de bajo nivel Sintetizador Descripción en VHDL Descripción estructural (traducción) Descripción de bajo nivel (mapeado) Dispositivo de destino Introducción al VHDL G. Sportelli 15 / 43
16 Ejercicio 3 1 Cambiar el tipo del puerto count a out en la declaración de la entitad counter 2 Aplicar las modificaciones oportunas para no incurrir en errores de lectura a un puerto de salida ( read from output ) Introducción al VHDL G. Sportelli 16 / 43
17 Solución 3 entity counter is port (count : out bit_vector(8 downto 1);...); end; architecture binary of counter is signal count_int : bit_vector(8 downto 1);... begin ctr: process(clk, reset) begin if (reset = 1 ) then if reset event then count_int <= (others => 0 ) after...; end if; elsif clk event and (clk = 1 ) then count_int <= increment(count_int) after...; end if; end process; count <= count_int; end binary; Introducción al VHDL G. Sportelli 17 / 43
18 Comentarios al Ejercicio 3 ˆ Importante: saber verificar el código ˆ Error común: count <= count_int dentro del process ˆ Otra solución posible usando variables Introducción al VHDL G. Sportelli 18 / 43
19 Ejercicio 4 1 Describir en VHDL el sumador binario en Figura 1, aplicando las especificaciones siguientes: fichero = fulladder.vhd, entidad = fulladder, arquitectura = arbitrario, tiempos de propagación: XOR, AND = 1 ns, OR = 500 ps, pistas = 0 2 Especificar el tipo de descripción utilizada 3 Compilar el fichero fulladder.vhd para comprobar que no hayan errores de sintaxis Introducción al VHDL G. Sportelli 19 / 43
20 Comentarios al Ejercicio 4 ˆ Importante: aprender a diseñar HW sencillo ˆ Error común: asignaciones dentro de un process no necesario pero aceptable si se declaran todos los operandos en la lista de sensibilidad ˆ Error común: uso del tipo de alto nivel std_logic y las librerías IEEE no necesario pero aceptable si se cambia coherentemente también el testbench ˆ Importante: aprender la necesidad de verificar (simular) Introducción al VHDL G. Sportelli 20 / 43
21 Solución 4 entity fulladder is port ( a : in bit; b : in bit; ci : in bit; s : out bit; co : out bit); end; architecture behav of fulladder is constant tpd_xor : time := 1 ns;... signal n1 : bit;... begin n1 <= a xor b after tpd_xor; n2 <= ci and n1 after tpd_and; n3 <= a and b after tpd_and; s <= n1 xor ci after tpd_xor; co <= n2 or n3 after tpd_or; end behav; Introducción al VHDL G. Sportelli 21 / 43
22 Ejercicio 5 1 Dado el byteadder.vhd (incompleto), definir las conexiones para la propagación de acarreo en configuración ripple-carry (Figura) utilizando el constructo for... generate 2 Compilar el fichero byteadder.vhd para comprobar que no hayan errores de sintaxis Introducción al VHDL G. Sportelli 22 / 43
23 Solución 5 architecture rca of byteadder is component fulladder is port (...); end; signal ci_vec : bit_vector(8 downto 1); signal co_vec : bit_vector(8 downto 1); begin adder_array : for i in 8 downto 1 generate fulladder_inst : fulladder port map ( a => a(i), b => b(i), ci => ci_vec(i), s => s(i), co => co_vec(i)); end generate; adder_carry : for i in 1 to 7 generate ci_vec(i+1) <= co_vec(i); end generate; ci_vec(1) <= ci; co <= co_vec(8); end rca; Introducción al VHDL G. Sportelli 23 / 43
24 Comentarios al Ejercicio 5 ˆ Importante: aprender la sentencia for/if... generate ˆ Importante: iniciar a usar VHDL jerárquico para diseños más complejos ˆ Qué nivel de descripción se ha usado? Introducción al VHDL G. Sportelli 24 / 43
25 Ejercicio 6 1 Describir en VHDL un testbench para el sumador byteadder: fichero = tadder.vhd, entidad = test adder, arquitectura = arbitrario, frec. reloj = 100 MHz, reset, sumar 0A, usar como plantilla tcounter.vhd 2 Simular test adder 3 Reportar las formas de onda de: reloj, reset, salida del contador y del sumador 4 Comprobar gráficamente que el reloj esté batiendo a 100 MHz Introducción al VHDL G. Sportelli 25 / 43
26 Solución 6 architecture only of test_adder is component counter port (...) end component; component byteadder is port (...) end component; signal clk : bit := 0 ; signal reset : bit := 0 ; signal sum : bit_vector(8 downto 1); signal count : bit_vector(8 downto 1); begin dut2 : byteadder port map ( a => count, b => X"0A", ci => 0, s => sum, co => open); dut : counter port map (...); clock : process begin wait for 5 ns; clk <= not clk; end process clock; stimulus : process begin... end process; end only; Introducción al VHDL G. Sportelli 26 / 43
27 Solución 6 Periodo = 10 ns Frec. = 1/10 ns = 100 MHz Introducción al VHDL G. Sportelli 27 / 43
28 Comentarios al Ejercicio 6 ˆ Importante: saber analizar los resultados de simulación ˆ Importante: aprender a diseñar un testbench Introducción al VHDL G. Sportelli 28 / 43
29 Ejercicio 7 1 Añadir el proceso de auto-verificación al testbench test adder 2 Simular una cuenta completa a 100 MHz y anotar en qué condiciones se verifican errores de temporización 3 Determinar la frecuencia máxima a la cual no se verifican errores de temporización timing_check : process(clk) begin if clk event and (clk = 1 ) then assert unsigned(sum) = unsigned(count) + 10 report "Timing error detected" severity error; end if; end process; Introducción al VHDL G. Sportelli 29 / 43
30 Solución 7 Propagación del carry Introducción al VHDL G. Sportelli 30 / 43
31 Solución 7 Máxima frecuencia de reloj entre 62.5 MHz y 71.4 MHz Introducción al VHDL G. Sportelli 31 / 43
32 Comentarios al Ejercicio 7 ˆ Importante: entender la verificación automática ˆ Importante: entender las restricciones de diseño Introducción al VHDL G. Sportelli 32 / 43
33 Ejercicio 8 1 Describir en VHDL un multiplicador matricial de 8 bits: fichero = bytemult.vhd, entidad = bytemult, arq. = arbitrario, interfaz z(16:1) = x(8:1) * y(8:1), reset, multiplicar por Usar vectores de bits de dos dimensiones a, b y s 3 Definir y simular test mult 4 Encontrar la frecuencia máxima Introducción al VHDL G. Sportelli 33 / 43
34 Solución 8 type bit_vector_8x is array (natural range <>) of bit_vector(8 downto 1); C3 Z16 B S byte adder 2 Z15 A B3,8 X8 S3,8 Z14 X8 X8 B3,7 X7 S3,7 A2,8 Z13 X7 A1,8 X7 B3,6 A2,7 X6 S3,6 X6 X6 X5 X5 X5 X4 X4 X4 byte adder 3 Z12 A1,7 B3,5 A2,6 S3,5 Z11 A1,6 B3,4 A2,5 S3,4 byte adder 8 Z10 A1,5 B3,3 A2,4 X3 S3,3 Z9 X3 A1,4 X3 B3,2 A2,3 X2 S3,2 Z8 X2 A1,3 X2 B3,1 A2,2 X1 Z3 Y3 X1 A1,2 X1 A2,1 Z2 Y2 Y1 A1,1=Z1 entity bytemult is port ( x : in bit_vector(8 downto 1); y : in bit_vector(8 downto 1); z : out bit_vector(16 downto 1)); end; architecture mxmult of bytemult is component byteadder is... type bit_vector_8x is... signal a : bit_vector_8x(8 downto 1); signal b : bit_vector_8x(8 downto 2); signal s : bit_vector_8x(8 downto 1); signal c : bit_vector(8 downto 1); constant tand : time := 1 ns; begin... Introducción al VHDL G. Sportelli 34 / 43
35 Solución 8 B S A byte adder 2 B3,8 X8 X8 B3,7 A2,8 X7 A1,8 X7 B3,6 A2,7 X6 A1,7 X6 B3,5 A2,6 X5 A1,6 X5 B3,4 A2,5 X4 A1,5 X4 B3,3 A2,4 X3 A1,4 X3 B3,2 A2,3 X2 A1,3 X2 B3,1 A2,2 X1 A1,2 X1 A2,1 Z2 Y2 Y1 A1,1=Z1 s(1) <= a(1); c(1) <= 0 ; arr1 : for i in 8 downto 1 generate arr2 : for j in 8 downto 1 generate a(i)(j) <= x(j) and y(i) after tand; end generate; z(i) <= s(i)(1); end generate; z(16 downto 9) <= c(8) & s(8)(8 downto 2); C3 Z16 X8 X7 X6 X5 X4 X3 byte adder 3 S3,8 S3,7 S3,6 S3,5 S3,4 S3,3 byte adder 8 Z15 Z14 Z13 Z12 Z11 Z10 Z9 X2 S3,2 Z8 X1 Z3 Y3 arr3 : for i in 8 downto 2 generate b(i) <= c(i-1) & s(i-1)(8 downto 2); byte_adder_inst : byteadder port map ( a => a(i), b => b(i), ci => 0, s => s(i), co => c(i)); end generate; Introducción al VHDL G. Sportelli 35 / 43
36 Solución 8 B A Xj X8 X8 X7 X7 S Ai,j A2,8 byte adder 2 B3,8 B3,7 A1,8 B3,6 A2,7 X6 A1,7 X6 B3,5 A2,6 X5 A1,6 X5 B3,4 A2,5 X4 A1,5 X4 B3,3 A2,4 X3 A1,4 X3 B3,2 A2,3 X2 A1,3 X2 B3,1 A2,2 X1 A1,2 X1 A2,1 Z2 Y2 Y1 A1,1=Z1 Yi s(1) <= a(1); c(1) <= 0 ; arr1 : for i in 8 downto 1 generate arr2 : for j in 8 downto 1 generate a(i)(j) <= x(j) and y(i) after tand; end generate; z(i) <= s(i)(1); end generate; z(16 downto 9) <= c(8) & s(8)(8 downto 2); C3 Z16 X8 X7 X6 X5 X4 X3 byte adder 3 S3,8 S3,7 S3,6 S3,5 S3,4 S3,3 byte adder 8 Z15 Z14 Z13 Z12 Z11 Z10 Z9 X2 S3,2 Z8 X1 Z3 Y3 arr3 : for i in 8 downto 2 generate b(i) <= c(i-1) & s(i-1)(8 downto 2); byte_adder_inst : byteadder port map ( a => a(i), b => b(i), ci => 0, s => s(i), co => c(i)); end generate; Introducción al VHDL G. Sportelli 36 / 43
37 Solución 8 S2 B A S1 S byte adder 2 B3,8 X8 X8 B3,7 A2,8 X7 A1,8 X7 B3,6 A2,7 X6 A1,7 X6 B3,5 A2,6 X5 A1,6 X5 B3,4 A2,5 X4 A1,5 X4 B3,3 A2,4 X3 A1,4 X3 B3,2 A2,3 X2 A1,3 X2 B3,1 A2,2 X1 A1,2 X1 A2,1 Z2 Y2 Y1 A1,1=Z1 s(1) <= a(1); c(1) <= 0 ; arr1 : for i in 8 downto 1 generate arr2 : for j in 8 downto 1 generate a(i)(j) <= x(j) and y(i) after tand; end generate; z(i) <= s(i)(1); end generate; z(16 downto 9) <= c(8) & s(8)(8 downto 2); C3 Z16 X8 X7 X6 X5 X4 X3 byte adder 3 S3,8 S3,7 S3,6 S3,5 S3,4 S3,3 byte adder 8 Z15 Z14 Z13 Z12 Z11 Z10 Z9 X2 S3,2 Z8 X1 Z3 Y3 arr3 : for i in 8 downto 2 generate b(i) <= c(i-1) & s(i-1)(8 downto 2); byte_adder_inst : byteadder port map ( a => a(i), b => b(i), ci => 0, s => s(i), co => c(i)); end generate; Introducción al VHDL G. Sportelli 37 / 43
38 Solución 8 S2 B A S1 S byte adder 2 B3,8 X8 X8 B3,7 A2,8 X7 A1,8 X7 B3,6 A2,7 X6 A1,7 X6 B3,5 A2,6 X5 A1,6 X5 B3,4 A2,5 X4 A1,5 X4 B3,3 A2,4 X3 A1,4 X3 B3,2 A2,3 X2 A1,3 X2 B3,1 A2,2 X1 A1,2 X1 A2,1 Z2 Y2 Y1 A1,1=Z1 s(1) <= a(1); c(1) <= 0 ; arr1 : for i in 8 downto 1 generate arr2 : for j in 8 downto 1 generate a(i)(j) <= x(j) and y(i) after tand; end generate; z(i) <= s(i)(1); end generate; z(16 downto 9) <= c(8) & s(8)(8 downto 2); C3 Z16 X8 X7 X6 X5 X4 X3 byte adder 3 S3,8 S3,7 S3,6 S3,5 S3,4 S3,3 byte adder 8 Z15 Z14 Z13 Z12 Z11 Z10 Z9 X2 S3,2 Z8 X1 Z3 Y3 arr3 : for i in 8 downto 2 generate b(i) <= c(i-1) & s(i-1)(8 downto 2); byte_adder_inst : byteadder port map ( a => a(i), b => b(i), ci => 0, s => s(i), co => c(i)); end generate; Introducción al VHDL G. Sportelli 38 / 43
39 Comentarios al Ejercicio 8 ˆ Importante: uso de la metodología jerárquica para diseños medianamente complejos ˆ Importante: uso del for... generate para simplificar patronos repetitivos byteadder_2 : byteadder port map( a => a(2), b => b(2), ci => 0, s => s(2), co=> c(2)); byteadder_3 : byteadder port map( a => a(3), b => b(3), ci=> 0, s => s(3), co=> c(3)); byteadder_4 : byteadder port map( a => a(4), b => b(4), ci=> 0, s => s(4), co=> c(4)); Hasta byteadder_8 Introducción al VHDL G. Sportelli 39 / 43
40 Comentarios al Ejercicio 8 ˆ Importante: uso de la metodología jerárquica para diseños medianamente complejos ˆ Importante: uso del for... generate para simplificar patronos repetitivos byteadder_2 : byteadder port map( a => a(2), b => b(2), ci => 0, s => s(2), co=> c(2)); byteadder_arr : for i in 2 to 8 generate byteadder_i : byteadder port map( a => a(i), b => b(i), ci=> 0, s => s(i), co=> c(i)); end generate; byteadder_4 : byteadder port map( a => a(4), b => b(4), ci=> 0, s => s(4), co=> c(4)); Hasta byteadder_8 Introducción al VHDL G. Sportelli 40 / 43
41 Table of Contents Introducción al VHDL G. Sportelli 41 / 43
42 ˆ Entender distinción entre entidad y sus arquitecturas ˆ Entender distinción entre descripción comportamental y estructural ˆ Entender la importancia de verificar el código ˆ Aprender a diseñar hardware sencillo ˆ Aprender las sentencias for/if... generate ˆ Aprender a analizar los resultado de simulación ˆ Aprender a diseñar un testbench sencillo ˆ Entender verificación automática ˆ Entender el papel de las restricciones de diseño (y su relación con las arquitecturas) ˆ Entender las técnicas necesaria para el diseño de HW medianamente complejo (jerarquía y repetición) Introducción al VHDL G. Sportelli 42 / 43
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