FPGAS. C. Sisterna DSDA 1

Transcripción

1 FPGAS C. Sisterna DSDA 1

2 Celda de Configuración del FPGA Elemento básico no-lógico Determina la configuración de cada elemento lógico Determina la configuración de los elementos de ruteo e interconexiones C. Sisterna DSDA 2

3 Celdas de Configuración del FPGA Tipos de Celdas SRAM Anti-Fuse Flash Flash y SRAM C. Sisterna DSDA 3

4 Celda de Configuración SRAM La configuración de los elementos lógicos y los de ruteo e interconexión son almacenados en celdas SRAMs Ventajas: Proceso de fabricación estándar Costos muy bajos Proceso súper-comprobado Alto rendimiento Infinitamente reprogramable Programable en circuito (In System Programable) Rápida y fácil actualización C. Sisterna DSDA 4

5 Celda de Configuración SRAM Desventajas: Celda volátil Simple glitch en Vcc desconfigura el FPGA Retardos en ruteo largos debido al retardo de la celda SRAM Necesidad de una memoria de configuración externa Tiempo de configuración lento ~500ms Inseguridad debido a la conexión FPGA-Memoria de configuración que puede ser leída C. Sisterna DSDA 5

6 Celda de Configuración Anti-Fuse La configuración de los elementos lógicos y los de ruteo e interconexión son almacenados en celdas Anti-Fuse (ACTEL) C. Sisterna DSDA 6

7 Celda de Configuración Anti-Fuse Ventajas: No es volátil Retardos de conexiones de ruteo son pequeños No sensibles a bombardeo de partículas iónicas Muy usados en sistemas espaciales C. Sisterna DSDA 7

8 Celda de Configuración Anti-Fuse Desventajas: Proceso de fabricación específico Costos elevados One-Time-Programmable (OTP) Proceso de verificacion muy largo y riguroso Proceso muy caro No sensibles a bombardeo de partículas iónicas Muy usados en sistemas espaciales C. Sisterna DSDA 8

9 Celda de Configuración Flash La configuración de los elementos lógicos y los de ruteo e interconexión son almacenados en celdas Flash C. Sisterna DSDA 9

10 Celda de Configuración Flash Ventajas: No es volátil Retardos de conexiones de ruteo son pequeños Sensibilidad baja a bombardeo de partículas iónicas Usados en sistemas espaciales C. Sisterna DSDA 10

11 Celda de Configuración Flash Desventajas: FPGA es bastante caro Proceso se esta haciendo mas común últimamente Proceso de reconfiguración bastante largo (~3-5 seg) C. Sisterna DSDA 11

12 Celda de Configuración Flash-SRAM Ventajas: Prácticamente no es volátil Tiempo de configuración es bastante bajo (~<1ms) Se pueden configurar solo las celdas SRAM Durante el proceso de debug o prototipo No se necesita una memoria de configuración externa Menos espacio en el PCB Sistema no vulnerable Sistema seguro C. Sisterna DSDA 12

13 Celda de Configuración Flash-SRAM Desventajas: FPGA es caro Proceso se esta haciendo mas común últimamente C. Sisterna DSDA 13

14 Celda de Configuración Flash-SRAM Las celdas Flash se usan para guardar los datos de configuración del FPGA Las celdas SRAM para la configuración de los elementos lógicos y los de ruteo e interconexión Cuando de alimenta el FPGA, las celdas SRAM se configuran en forma casi instantanea desde las celdas Flash. C. Sisterna DSDA 14

15 Comparación Tipos de Celdas SRAM Anti_fuse Flash Tecnología Ultima Una o más generación atrás Una o más generación atrás Velocidad Más lenta Mejor Más lenta Volátil Si No No Potencia Varía/Peor Baja Media Baja Densidad Mejor Segunda Mejor Media Tolerancia a la Radiación Peor Mejor Media Config. Externa Si No No Tamaño celda ruteo 1 1/10 1/7 Memoria Externa Si No No Reprogramable Si No Si Instant-On No Si Si Seguridad Encriptado-> Buena, Sino MALA Muy buena Muy Buena Tamano Celda Config. Grande (6 Transistores) Muy pequeña Media-Baja (2 transistores) C. Sisterna DSDA 15

16 CYCLONE IV FPGA C. Sisterna DSDA 16

17 Cyclone IV General View C. Sisterna DSDA 17

18 Cyclone FPGA Familiy Cyclone IV devices are targeted to high-volume, cost-sensitive applications, enabling system designers to meet increasing bandwidth requirements while lowering costs Built on an optimized low-power process, the Cyclone IV device family offers the following two variants: Cyclone IV E lowest power, high functionality with the lowest cost Cyclone IV GX lowest power and lowest cost FPGAs with Gbps transceivers C. Sisterna DSDA 18

19 Cyclone IV E Family C. Sisterna DSDA 19

20 Cyclone IV GX Family C. Sisterna DSDA 20

21 Cyclone Core Fabric Logic Elements: 4-input look up tables M9K Memory Blocks: 9Kbits of embedded SRAM Embedded Multiplier: 18x18 or two 9x9 multipliers in a single block C. Sisterna DSDA 21

22 Cyclone I/O Features Cyclone device I/O supports: Programmable bus hold Programmable pull-up resistors Programmable delay Programmable drive strength Programmable slew rate control Hot socketing Calibrated on-chip series termination or dirves impedance matching Cyclone GX offers high-speed transceiver I/Os C. Sisterna DSDA 22

23 Cyclone Clock Management Include up to 30 global clock network (GCLK) Include up to 8 PLLs, with five outputs per PLL Cyclone IV GX support: Multipurpose PLL: for clocking the transceiver blocks (they can be used as general-purpose clock) General purpose PLL: fo general applications in the fabric and periphery C. Sisterna DSDA 23

24 External Memory Interface Cyclone IV supports SDR, DDR, DDR2 SDRAM and QDRII SRAM interfaces Support the use of error correction coding (ECC) bits on DDR and DDR2 SDRAM interfaces C. Sisterna DSDA 24

25 Packaging Ordering Information C. Sisterna DSDA 25

26 LOGIC ELEMENT C. Sisterna DSDA 26

27 Logic Elements (LE) Each LE has the following features: A four-input look-up table (LUT), which can implement any function of four variables A programmable register A carry chain connection A register chain connection The ability to drive the following interconnects: Local Row Column Register chain Direct link Register packing support Register feedback support C. Sisterna DSDA 27

28 Logic Element C. Sisterna DSDA 28

29 Logic Array Block Logic array blocks (LABs) contain groups of LEs Each LAB consists of the following features: 16 LEs LAB control signals LE carry chains Register chains Local interconnect C. Sisterna DSDA 29

30 LAB Structure C. Sisterna DSDA 30

31 ROUTING C. Sisterna DSDA 31

32 Interconnect - Routing C. Sisterna DSDA 32

33 Interconnect - Routing Transistor de Paso Y 0 Y M PIP C. Sisterna DSDA 33

34 Interconnect - Routing C. Sisterna DSDA 34

35 Interconnect - Routing C. Sisterna DSDA 35

36 Interconnect - Routing C. Sisterna DSDA 36

37 Interconnect - Routing C. Sisterna DSDA 37

38 EMBEDDED MEMORY C. Sisterna DSDA 38

39 Embedded Memory M9K blocks support the following features: 8,192 memory bits per block (9,216 bits per block including parity) Independent read-enable (rden) and write-enable (wren) signals for each port Packed mode in which the M9K memory block is split into two 4.5 K single-port RAMs Variable port configurations Single-port and simple dual-port modes support for all port widths True dual-port (one read and one write, two reads, or two writes) operation Byte enables for data input masking during writes Two clock-enable control signals for each port (port A and port B) Initialization file to pre-load memory content in RAM and ROM modes C. Sisterna DSDA 39

40 Embedded Memory Modes Cyclone IV devices M9K memory blocks allow to implement fully-synchronous SRAM memory in multiple modes of operation. M9K memory blocks support the following modes: Single-port Simple dual-port True dual-port Shift-register ROM FIFO C. Sisterna DSDA 40

41 Single Port Mode C. Sisterna DSDA 41

42 Simple Dual Port C. Sisterna DSDA 42

43 True Dual Port C. Sisterna DSDA 43

44 Embedded Multitplier Each embedded multiplier consists of the following elements: Multiplier stage Input and output registers Input and output interfaces C. Sisterna DSDA 44

45 Embedded Multiplier C. Sisterna DSDA 45

46 INPUT/OUTPUT FEATURES C. Sisterna DSDA 46

47 Cyclone IV I/O Elements SDR Mode C. Sisterna DSDA 47

48 I/O Element Features Programmable Current Strength Slew Rate Control Open-Drain Output Bus Hold Programmable Pull-Up Resistor Programmable Delay On Chip Termination (resistor) C. Sisterna DSDA 48

49 I/O Standards C. Sisterna DSDA 49

50 I/O Standards C. Sisterna DSDA 50

51 I/O Banks C. Sisterna DSDA 51

52 I/O LVDS Implementation C. Sisterna DSDA 52

53 DDR Input Registers C. Sisterna DSDA 53

54 DDR Output Registers C. Sisterna DSDA 54

55 FPGA CONFIGURATION C. Sisterna DSDA 55

56 Active Serial Configuration C. Sisterna DSDA 56

57 Configuring Multiple Devices C. Sisterna DSDA 57

58 Pasive Serial Configuration C. Sisterna DSDA 58

59 PS Configuration with a Micro C. Sisterna DSDA 59

60 JTAG Configuration C. Sisterna DSDA 60

61 Active Parallel Configuration C. Sisterna DSDA 61