Chapter 7 Registers & Counters
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- Álvaro Cárdenas Sevilla
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1 Chapter 7 s & Counters Luis Entrena, Celia López, Mario García, Enrique San Millán Universidad Carlos III de Madrid
2 Contents. s Ø Ø Ø 2. Counters Ø Ø s serial input, parallel-serial output s parallel output, parallel-serial output Universal shift register Synchronous Counters Concept of synchronous counter. Synthesis as a Finite State Machine with T-flip-flops. Up-down counter Counters with Load input, Carry-In, Enable and Carry-Out. Applications with synchronous counters: sequencers. Counteers based on shift registers Ring-counter. Johnson counter. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 2
3 Digital circuit with two basic functions: data storing and data movement (Floyd) It is a collection of two or more D-type flip-flops with a common input. It is used for storing a number of related bits, such as a byte (8 bits). Data(n) Enable Clear Q(n) Stores data in the active edge of Cleans contents in the active level of It can have synchronous Enable and Clear signals Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 3
4 ( bit) Schematic Data Enable Clear Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 4
5 (4 bits) Parallel input / Parallel output Schematic Enable Clear Data() Data() Data(2) Data(3) Q(3) bit bit Registro bit bit Q(2) Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 5
6 Shift It is a register for storing and shifting the information Bit Bit Bit 2 Bit 3 s data in active edges of. It also shifts the bits. Cleans contents in the active level of It can have synchronous Enable and Clear signals Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 6
7 Shift Serial input and output Input Bit Bit Bit 2 Bit 3 Output One input bit. One output bit. SISO Serial load. It shifts the bits. 4 cycles for loading a data. 4 cycles for reading a data. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 7
8 Shift Serial input, Parallel output Input Bit Bit Bit 2 Bit 3 S() S() S(2) S(3) One input bit. Four output bits. Serial load. It Shifts the bits. SIPO Four cycles for loading a data. One cycle for reading a data. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 8
9 Shift Parallel input, Serial output D() D() D(2) D(3) Bit Bit Bit 2 Bit 3 Output Four input bits. One output bit. PISO Parallel load. Serial output. It shifts the bits. cycle for storing a data. 4 cycles for reading a data. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 9
10 Shift Serial input/ Parallel-Serial Output Schematic Enable Clear Data Q(3) bit bit bit bit Q(2) Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28
11 Shift Serial-parallel input / Serial-parallel output Schematic Data() Data(2) Data(3) S/P Data() S_In S_Out Enable Clear bit bit bit bit Q(3) Q(2) Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28
12 Shift Schematic Data() Data(2) Data(3) SISO S/P Data() S_In S_Out Enable Clear bit bit bit bit Q(3) Q(2) Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 2
13 Shift Schematic Data() Data(2) Data(3) PIPO S/P Dato() S_In S_Out Enable Clear bit bit bit bit Q(3) Q(2) Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 3
14 Universal Shift Serial Load DATA. Shift-Left Serial Load DATA. Shift-Right Input DATA. N bits Parallel Input Bit serial input Operation Mode CSDI CSDD D(n) Mode (2) Universal Shift Q(n) Output DATA. N bits Parallel output Bit Serial Output Shit register with serial / parallel input. Data cab be left or ritht shifted. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 4
15 Universal Shift Schematic Data() Data() Mode CSDI CSDD Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 5
16 Universal Shift Schematic Data() Data() Mode CSDI CSDD Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 6
17 Universal Shift Schematic Data() Data() Mode CSDI CSDD Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 7
18 Universal Shift Schematic Data() Data() Mode CSDI CSDD Q() Q() Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 8
19 Synchronous Counters Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 9
20 Synchronous Counters Basic counter Enable Q(n) Counter End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 2
21 Synchronous Counters Functional cronogram Enable Q End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 2
22 Synchronous Counters Functional cronogram Enable Q End Asynchronous initialization Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 22
23 Synchronous Counters Functional cronogram Enable Q End Stop of counting Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 23
24 Synchronous Counters Functional cronogram Enable Q End End of counting Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 24
25 Synchronous Counters as FSM. Inputs & Outputs 2. State Diagram. State assignment. Flip-flops 3. Transitions table 4. Optimization 5. Schematic Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 25
26 Synchronous Counters as FSM. Input & Outputs Counter Natural Binary -7 Moore Enable Q(3) Counter End Inputs Outputs Ena Q-E Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 26
27 Synchronous Counters as FSM 2. State Diagram Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 27
28 Synchronous Counters as FSM 2. State Diagram Input Outputs Ena Q-E Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 28
29 Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, Synchronous Counters as FSM 2. State Diagram Ena Q-E Input Outputs
30 Synchronous Counters as FSM 2. State Diagram Input Outputs Ena Q-E 6 _ 5 _ 7 _ _ Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 3 Outputs Moore
31 Synchronous Counters as FSM 2. State assignment 7 states è 3 flip-flops State_Coding à à 2 à 3 à 4 à 5 à 6 à 7à Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 3
32 Synchronous Counters as FSM 3. Transitions Table (I) State Input State Input_T Outputs Q2QQ Enable T2TT Q - End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 32
33 Synchronous Counters as FSM 3. Transitions Table(I) State Input State Input_T Outputs Q2QQ Enable T2TT Q - End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 33
34 Synchronous Counters as FSM 4. Optimization T2 T Q En Q2Q Q En Q2Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 34
35 Synchronous Counters as FSM 4. Optimization T End Q En Q2Q Q En Q2Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 35
36 Synchronous Counters as FSM 4. Optimization T2 = Q2 Q Enable T = Q Enable T = Enable End = Q2 Q Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 36
37 Synchronous Counters as FSM 5. Schematic Schematic Enable T Q T Q T2 Q2 Q(2) Q() Q() End 37
38 Synchronous Counters Up-Down counter Enable Q(n) UpDown Counter Fin Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 38
39 Synchronous Counters(Asc/Desc) Functional cronogram UpDo Enable Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 39
40 Synchronous Counters(Asc/Desc) Functional cronogram UpDo Enable Q Descending count Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 4
41 Synchronous Counters(Asc/Desc) Functional cronogram UpDo Enable Q Ascending count Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 4
42 Synchronous Counters Counter with Pre-Load and Syncronous clear Clear Enable Load Data(n) Counter Q(n) End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 42
43 Synchronous Counters Functional cronogram Clear Enable Load Data 9 3 Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 43
44 Synchronous Counters Asynchronous initialisation Clear Enable Load Data 9 3 Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 44
45 Synchronous Counters Count Enable Clear Enable Load Data 9 3 Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 45
46 Synchronous Counters Count-value pre-load Clear Enable Load Data 9 3 Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 46
47 Synchronous Counters Synchronous initialisation Clear Enable Load Data 9 3 Q Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 47
48 Synchronous Counters(FSM) Counter with input Clear Exercise Clear Enable Q(n) Counter End Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 48
49 Synchronous Counters(FSM) Counter with input Clear Inputs Outputs Clear-Ena Q-End 6 5 X X 4 X X X X X 3 Exercise 2 Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 49
50 Synchronous Counters(FSM) Counter with input Clear Exercise Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 5
51 Applications with synchronous counters: sequencers Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 5
52 Counters based on Shift- s A counter based on a shift register is basically a shift register with a feedback from serial output to serial input, in such a way that special sequences are generated (Floyd) Johnson Counter Bit Bit Bit 2 Ring Counter Bit Bit Bit 2 Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 52
53 Counters based on Shift- s Johnson Counter D Q D Q D2 Cycle Q2 Q Q Q Q n patterns Q Q2 Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 53
54 Counters based on Shift- s Ring Counter D Q D Q D2 Q2 Cycle Q2 Q Q n patterns Q Q Q2 Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 28 54
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