Latches, flipflops y registros

Transcripción

1 Departamento de Electrónica Electrónica Digital Latches, flipflops y registros Facultad de Ingeniería Bioingeniería Universidad Nacional de Entre Ríos

2 Circuitos secuenciales 1

3 Circuitos secuenciales Salida = F(entrada actual, estado anterior) Estado de un circuito secuencial: es una colección de variables de estado Máquinas de estado finito Las variables de estado son valores binarios. Contienen toda la información acerca del pasado necesario para explicar el comportamiento futuro del circuito. Un circuito con n variables de estado tiene un número finito (2 n ) de estados posibles. 2

4 Reloj (Clock, CK, CLK) Los cambios de estado de los circuitos secuenciales se presentan en tiempos especificados por una señal de funcionamiento libre. 3

5 Latchs y flip-flops Flip-flop o biestable Dispositivo secuencial que muestrea sus entradas y cambia sus salidas solamente en ocasiones determinadas por una señal de reloj. Los flancos de la señal de reloj son los instantes de cambio. Latch Dispositivo secuencial que monitorea sus entradas continuamente y modifica sus salidas en cualquier momento, de manera independiente de una señal de reloj. Suele existir una señal habilitadora activa por nivel durante el cual cambia su salida. 4

6 Elementos biestables: cómo almacenar un bit? No se puede cambiar (controlar) el estado del circuito 5

7 Cómo cambiar (controlar) el estado? 0 Q 0 Q QN 0 Latch QN 6

8 Funcionamiento R = 0 S = 0 R reset 0 Q S set 0 QN El estado se mantiene 7

9 R = 1 S = 0 R reset 1 Q 0 La salida Q pasa a 0 (el latch se resetea) S 0 1 QN 8

10 R = 0 S = 1 R 0 Q 1 La salida Q pasa a 1 (El latch se setea) S set 1 0 QN 9

11 R = 1 S = 1 R 1 Q 0 Estado ambiguo S 1 0 QN 10

12 Latch S-R con compuertas NOR Símbolos 11

13 Diagrama de tiempos 12

14 Parámetros de temporización Tecnología Estado metaestable: No se cumple el mínimo ancho de pulso t plh, t phl : retardos de propagación de las entradas de control. t pw(min) : mínimo ancho de pulso de una entrada de control. 13

15 Tecnología 15

16 Latch S-R con compuertas NAND A B Z El nivel de activación de las entradas de control Set y Reset es L 16

17 Ejemplo de aplicación: Circuito anti-rebote de pulsadores / llaves Aplicaciones 17

18 Aplicaciones Q Pos. 1 Pos. 2 QN SWU_L SWD_L Llave en Pos. 1 Primer contacto en Pos. 2 Rebotes 18

19 Ejemplo de aplicación: Control de motor Aplicaciones 19

20 Ejemplo de aplicación: Control de motor Aplicaciones 20

21 Latch NAND S-R con entrada de habilitación E: Enable Cuál es ahora el nivel activo de las entradas Set y Reset? Qué función equivalente tienen las NAND del circuito de entrada cuando C = 1? 21

22 Funcionamiento Estado metaestable: Se deshabilita el latch con S y R activas 22

23 Latch D (cerrojo D) Latches SR: aplicaciones de control como indicador o bandera (flag) Latch D: una sola entrada de control (D) almacenamiento de bits elimina la ambigüedad 23

24 Diagrama de tiempos (para C activo por nivel alto) transparente trabado (latcheado) transparente trabado (latcheado) transparente El latch copia y almacena el estado de D cuando C = 1 24

25 Parámetros de temporización Tecnología Estado metaestable: Cambia D durante t H y t S t P retardos de propagación: para C y D ref (1) a (5) t setup tiempo de establecimiento: mínimo tiempo que D debe estar en nivel estable antes de que ocurra la transición en C. t hold tiempo de retención: mínimo tiempo que D debe estar en nivel estable después de que ocurra la transición en C. 25

26 Flip-flop D Diagrama de tiempos El FF D copia y almacena el estado de D en cada flanco activo del reloj 26

27 Temporización Tecnología t p tiempos de propagación t setup (setup time) tiempo de establecimiento: entre CLK y D t hold (hold time) tiempo de retención: entre CLK y D CLK CLK Control Control t S t H 27

28 Flip-flop D con entradas asincrónicas Entradas sincrónicas: dependientes de la señal de sincronización (CLK) entrada (D) Entradas asincrónicas: independientes de la señal de sincronización (CLK); PR - Preset o Set: pone a 1 la salida Q CLR - Clear o Reset: pone a 0 la salida Q Usadas en inicialización y prueba 28

29 Flip-flop J-K Dos señales de control: J y K Sin estados ambiguos Mayor versatilidad en el diseño; diseños más simples Preferencia actual por FF-D por PLDs 30

30 Diagrama de tiempos El FF JK lee sus entradas de control solo en los flancos activo del reloj 31

31 Deducción de la expresión de D = f (Q, J, K) Q J K Circuito combinacional D Q CLK CLK Q Convención: Q* = el siguiente valor de Q Tabla de verdad CLK J K Q* 0 X X Q 1 X X Q 0 0 Q QN CLK J K Q Q* X X entradas salida J K Q D = Q*

32 entradas salida J K Q D = Q* Q J K Q* = D =? Q* = D = J. Q + K. Q Ecuación característica 33

33 Flip-flop T (toggle) Conmuta con cada flanco activo del CLK Se puede implementar con FF JK y FF D CLK J K Q* 0 0 Q Q CLK D Q Q*

34 Otros parámetros de sincronización Tecnología Solid State Technology Association, (ex-jedec Joint Electron Device Engineering Council) Frecuencia máxima de CLK, f CLK The highest frequency at which a clock input of an integrated circuit can be driven, while maintaining proper operation. Anchos de pulso, t W (CLK y entradas asincrónicas) The time interval between the specified reference points on the two transitions of the pulse waveform Tiempos de transición del CLK (rise time / fall time) t r, t f Fall time: The time interval between one reference point on a waveform and a second reference point of smaller magnitude on the same waveform. Rise time: The time interval between one reference point on a waveform and a second reference point of greater magnitude on the same waveform. 37

35 Ejemplo de aplicación: Circuito de conteo binario (3 bits) y divisor de frecuencia Aplicaciones Q 0 (LSB) Q 1 Q 2 1 CLK J Q 0 CLK K J Q 1 CLK K J Q 2 CLK K CLK o Reloj Q 0 Q 1 Q 2 f Q0 = f CLK /2 f Q1 = f CLK /4 f Q2 = f CLK /8 Binario Decimal

36 Algunas formas comerciales de FFs Formas comerciales 7474: doble FF D disparado por flanco 4013: doble FF-D activo por flanco positivo con Set y Reset 4027: doble FF-JK maestro-esclavo activo por flanco positivo c/ Set y Reset 74x109: FF J-K disparado por flanco positivo doble FF-D disparado por flanco 7474 (TTL) 74C74 (CMOS) t S 20 ns 60 ns t H 5 ns 0 ns t PLH CLK a Q 40 ns 200 ns t PHL CLK a Q 25 ns 200 ns t W(L) CLK 37 ns 100 ns t W(H) CLK 30 ns 100 ns f max 15 MHz 5 MHz t W(L) (Set o Reset) 30 ns 60 ns 41

37 Resumen de lo visto hasta ahora Tipos de latches y FFs: Latches RS NAND y NOR con y sin entrada de habilitación Latch D (cerrojo D) FFs D, JK y T Tipos de entradas de control Entradas sincrónicas: D, J, K Entradas asincrónicas: SET (ó PRESET) y RESET (ó CLEAR) Parámetros de temporización Tiempos de propagación t p Tiempos de mantenimiento (t S ) y retención (t H ) Frecuencia máxima (CLK, Enable) Tiempos de transición (t R y t F ) Anchos de pulso mínimos (CLK y entradas asincrónicas) 42

38 Registros y latches de múltiples bits Aplicaciones Almacenamiento de grupos de bits. Líneas de retardo de señales digitales. Operaciones aritméticas. Registro: arreglos de dos o más FF D con una entrada de reloj común. Registros de almacenamiento Registros de desplazamiento o corrimiento (shift registers) Latch: arreglos de dos o más latches con una entrada de habilitación común. 43

39 Registro de almacenamiento Registro de almacenamiento de 4 bits Dato de 4 bits 44

40 74x175: registro de almacenamiento de 4 bits Formas comerciales 74x374: registro octal 74x373: latch octal 74x273: registro octal 74x377: registro octal con habilitación de clock 45

41 Registros de desplazamiento (Shift registers) Registros con una arquitectura dispuesta para desplazar sus datos almacenados una posición por cada flanco activo de reloj. Clasificación según el tipo de entrada y salida Entrada serie y salida paralelo (SIPO serial input / parallel output) Entrada serie y salida serie (SISO serial input / serial output) Entrada paralelo y salida paralelo (PIPO parallel input / parallel output) Entrada paralelo y salida serie (PISO parallel input / serial output) CLK CLK CLK CLK 46

42 Registro de entrada serie y salida serie (SISO) N FFs Cuántos T CLK deben pasar para tener el primer dato de entrada en SEROUT? 47

43 Registro de entrada serie y salida paralelo (SIPO) N FFs Cuántos T CLK deben pasar para tener un dato de N bits en las salidas? 48

44 Diagrama de tiempos Reloj Entrada serie Q 0 (LSB) Salidas paralelas Q 1 Q 2 Salida serie Q 3 Datos paralelos 0001 / 0010 / 0101 /

45 Registro de entrada paralelo y salida serie (PISO) 1. Carga del dato paralelo

46 2. Desplazamiento serie

47 Registro de entrada paralelo y salida paralelo (PIPO) Arquitectura PISO con una forma diferente de tomar los datos almacenados 52

48 Ejemplo de aplicación: Módulos de transmisión serial Aplicaciones PISO SIPO 53

49 Ejemplo de aplicación: Multiplicación y división por múltiplos de 2 Aplicaciones Desplazamiento a la izquierda en un shift register LSB = = = Desplazamiento a la derecha en un shift register LSB = = =

50 Formas comerciales 4006: registro de desplazamiento de 18 etapas (stage) 4014: registro PISO / SISO de 8 etapas 4015: doble registro de desplazamiento de 4 etapas SIPO 74x165: registro de desplazamiento PISO de 8 bits 74x164: registro de desplazamiento SIPO de 8 bits 74x166: registro de desplazamiento PISO de 8 bits 74x299: registro de desplazamiento universal de 8 bits 55

51 74x194: registro de desplazamiento universal de 4 bits Formas comerciales 4 modos de operación (S 1, S 0 ): Right-Shift Left-Shift Syncchronous parallel load Do nothing (CLK inhibido) 56

52 Formas comerciales 57

53 74x594: 8-Bit Shift Register with Output Registers Formas comerciales 8-bit serial-in, parallel-out shift register 8-bit D-type storage register. Separate clocks Direct clears are provided for both the shift register and the storage register. If both clocks are connected together, the shift register state will always be one clock pulse ahead of the storage register.

54 FIN 59