SISTEMAS ELECTRÓNICOS DIGITALES BLOQUE 1 UNIDADES DE MEMORIA DIGITALES (PARTE 2) Enrique Mandado Pérez María José Moure Rodríguez
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA ALEATORIA Clasificación de las memorias de acceso aleatorio Según la volatilidad Activas Pasivas Según la forma de realizar las operaciones de escritura y lectura Volátiles No volátiles Escritura y lectura simultáneas Escritura y lectura no simultáneas Acceso múltiple
ACTIVAS (READ/WRITE) El tiempo que tarda en realizarse una operación de escritura y una de lectura es del mismo orden de magnitud. Pueden ser volátiles o no volátiles. La mayoría son volátiles. PASIVAS (READ ONLY) Tardan mucho más en ser escritas que en ser leídas. No son volátiles.
MEMORIAS ACTIVAS Se suelen denominar memorias de escritura/lectura (Read/Write) y se les llama RAM cuando son de escritura y lectura no simultáneas. Se pueden implementar: - Con biestables activados por niveles Se denominan estáticas (SRAM) - Con condensadores Se denominan dinámicas (DRAM)
ACTIVAS DE ESCRITURA Y LECTURA NO SIMULTANEAS (RAM) Estáticas Asíncronas (ASRAM) Síncronas (SSRAM) Clasificación según la volatilidad de las memorias de acceso aleatorio activas de escritura y lectura no simultáneas Volátiles Dinámicas Asíncronas (DRAM) FPMDRAM EDODRAM BEDODRAM Síncronas SDRAM SLDRAM No volátiles NVRAM FRAM RDRAM
MEMORIAS RAM ACTIVAS ESTÁTICAS DE ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM) Se caracterizan porque solo se puede seleccionar en cada instante una posición para escribir en ella o leer la información que contiene. Se pueden clasificar en dos grandes tipos: - Memorias SRAM asíncronas (ASRAM). Fueron las primeras memorias activas y se las conoce como SRAM - Memorias SRAM síncronas (SSRAM). Variables de dirección Señales de control n 2 m MEMORIA DE ACCESO ALEATORIO DE ESCRITURA Y LECTURA NO SIMULTÁNEAS Entrada/Salida de información
Ejemplo de operación de escritura en RAM: 1. En el bus de direcciones se coloca la informació01 (dirección). 2. El decodificador selecciona la posición 5. 3. Al activarse la señal de escritura (Write), la información presente en el bus de datos se almacena en la posición 5.
Ejemplo de operación de lectura de una memoria RAM: 1. Se coloca la información 011 en el bus de direcciones. 2. El decodificador selecciona la posición 3. 3. Al activarse la señal de lectura, la información de la posición 3 se coloca en el bus de datos.
MEMORIAS RAM ACTIVAS ESTÁTICAS DE ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM) Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 A C G & 2 0 n 2 RAM -1 EN A Símbolo lógico de una memoria SRAM Terminales de entrada/salida
MEMORIA SRAM t lectura Variables de dirección (Address variables) Cronograma de las señales de una memoria SRAM durante un ciclo de lectura Desinhibición de escritura/lectura (CE) (Chip enable) Desinhibición de salida (OE) (Output enable) Nivel uno Nivel cero Impulso de escritura (WE) (Writing pulse) t desinh. salida Terminales de entrada/salida (Input/Output pins) t salida indefinida t acceso (Access time)
MEMORIA SRAM Cronograma de las señales de una memoria SRAM durante un ciclo de escritura t escritura Variables de dirección (Address variables) Desinhibición de escritura/lectura (CE) (Chip enable) Nivel uno Nivel cero Desinhibición de salida (OE) (Output enable) t e (t setup) t t m (t hold) Impulso de escritura (WE) (Writing pulse) Terminales de entrada/salida (Input/Output pins)
MEMORIA SRAM +V DD T3 T4 CELDA MOS T5 Q Q T6 ESTÁTICA I T1 T2 I I I Línea de selección Línea de selección Esquema y bloque funcional de una memoria SRAM de tecnología MOS de canal N
MEMORIA SRAM A 0 X/Y 0 G X 0 X 1 A 1 1 X 2 X 3 I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I Memoria SRAM de 16x1 posiciones de organización 3D I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I A 2 X/Y 0 Y 0 Y 1 A 3 1 Y 2 G Y 3 T7 T8 T7 T8 T7 T8 T7 T8 Entrada de información 1 WE CE OE & EN 1 & EN 1 & EN Salida de información
Variables de dirección (A 0 a A(n / 2) 1) 2 n 2 /2 X/Y / 2 2 n 2 MEMORIA SRAM G CE WE OE CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES Salida de Información Entrada de Información Variables de dirección (A / 2 a An 1) n2 2 n 2 /2 X/Y / 2 2 n 2 G Esquema de bloques de una memoria de acceso aleatorio estática de 2n 2 posiciones de un bit
MEMORIA SRAM Variables de dirección (A 0 a A(n / 2) 1) 2 n 2 /2 X/Y / 2 2 n 2 G CE WE OE CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES Variables de dirección (A / 2 a An 1) n2 2 n 2 /2 X/Y / 2 2 n 2 G Entrada de Información Esquema de bloques de una memoria activa de acceso aleatorio estática de 2 n2 posiciones de dos bits cada una, con organización 3D Salida de Información
MEMORIA SRAM APLICACIONES MICROPROCESADOR Barra de dirección Señales de control Barra de datos Memoria activa estática de escritura y lectura no simultáneas A 2 0 n1-1 RAM Memoria activa de acceso aleatorio estática de escritura y lectura no simultáneas (SRAM ) utilizada como unidad de memoria de un procesador digital programable. A
Registro de dirección C1 MEMORIA SSRAM Reloj del sistema Variables de dirección n 2 1D Esquema de bloques de una memoria de acceso aleatorio activa estática síncrona (SSRAM) de escritura y lectura no simultáneas (Synchronous SRAM ) CE 1D C1 Q Registro de entrada C1 GENERADOR DEL IMPULSO DE ESCRITURA WE CE n 2 A 0 2 n2-1 C1 G 1A SRAM A Registro de salida EN C Terminales de salida Terminales de entrada 1D OE 1D Q C1
MEMORIA SSRAM Símbolo lógico de una memoria de acceso aleatorio activa estática síncrona (SSRAM) de escritura y lectura no simultáneas Terminales de entrada CE OE n 2 A 2 G EN 0 n 2 SSRAM -1 C1 1A A Terminales de salida
MEMORIA BSSRAM Esquema de bloques de una memoria de acceso aleatorio activa estática síncrona de ráfagas (BSSRAM) de escritura y lectura no simultáneas (Burst Synchronous SRAM ) Variables de dirección Control de ráfagas Reloj del sistema n 2 CTR G2 C1,2+ A A A 2 A 1 A 0 3 n 2 2 1 Q 0 Q 1 Q 2 1 =1 =1 =1 n 2-3 A 2 A 1 A 0 n 2 CE OE A G EN C1 0 2 n2-1 SSRAM Terminales de entrada 1A A Terminales de salida
MEMORIA DE ACCESO ALEATORIO DINÁMICA DE LECTURA Y ESCRITURA NO SIMULTÁNEAS (DRAM) Línea de entrada/salida de información Dirección de filas n 2 /2 Decodificador de filas X/Y Línea de selección (Word line) Línea de lectura BL (Bit line) CELDA Línea BL Línea de selección T C T C C BL C BL Celda de memoria SENSE AMPLIFIER Señal de reescritura CIRCUITO DE LECTURA Esquema de bloques del circuito de lectura y regrabado. Terminal de salida
MEMORIA DRAM - Se tienen que regrabar periódicamente (Cada 4-64 ms). - El regrabado (Refreshing) es una operación que consume energía aunque no se lea o escriba la memoria. - No son adecuadas para alimentarlas con baterías.
MEMORIA DRAM n 2 Dirección o selección de fila (Row) Dirección o selección de columna (Column) Señales de control n 2 /2 n 2 /2 m CONJUNTO DE CELDAS DINÁMICAS Bloque funcional básico de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM)
MEMORIA DRAM Registro de dirección de filas RAS C1 Esquema de bloques de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas con registros temporales de memorización de la dirección Variables de dirección CAS n 2 /2 1D Registro de dirección de columnas C1 n 2 /2 n 2 /2 1D n 2 /2 m CONJUNTO DE CELDAS DINÁMICAS R/W CIRCUITO DE CONTROL Señales de control
MEMORIA DRAM Variables de dirección RAS CAS R/W RAM n 2 /2 n DINÁMICA 1 A8 1 n 2 2 x n D 2 Símbolo lógico de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas con registros temporales de memorización de la dirección 1 16 15 R/W 3 14 RAS 4 13 A0 A2 A1 V DD 5 6 7 8 12 11 10 9 V SS CAS Q A6 A3 A4 A5 A7 Encapsulado de la memoria DRAM TMS 4256 de 256K1
MEMORIA DRAM Dirección de fila (Row) Dirección de Columna (Column) Dirección de fila Dirección (Address) t Ciclo de lectura (t RC ) (t RAS ) RAS t RCS CAS R/W (t RAC ) Información de salida Entrada/Salida Cronograma de las señales de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas durante un ciclo de lectura
MEMORIA DRAM Dirección de fila (Row) Dirección de Columna (Column) Dirección de fila Dirección (Address) t Ciclo de escritura (t WC ) (t RAS ) RAS t RCS CAS R/W (t RAC ) Información de entrada Entrada/Salida Cronograma de las señales de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas durante un ciclo de escritura
MEMORIA DRAM Variables de dirección Variables de dirección Señales de control n n 2 m CONTROLADOR DE MEMORIA DINÁMICA n 2 /2 RAM DINÁMICA RAS n 2 2 x n1 CAS R/W Memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) con circuito controlador de regrabado o reescritura (Refreshing)
MEMORIA DRAM CAS CAS RAS Esquema de bloques básico de un controlador de una Señales memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) sin generador de señales de control (Timing controller) Señales de control RAS CTR R C Registro n 2 /2 n 2 /2 2 0 G 3 0 1 2 3 MUX n 2 /2 Variables de dirección C n 2 /2 Variables de dirección n 2 n 2 /2
MEMORIA DRAM Petición de ciclo de memoria Señal de ciclo de regrabado en ejecución MICROPROCES ADOR R/W UNIDAD DE MEMORIA DINÁMICA CONTROLADOR DE MEMORIA DINÁMICA GEN ERADOR DE S EÑALES DE CONTROL CIRCUITO n 2 CONTROLADOR Barra de dirección Variables de dirección RAM n 2 /2 DINÁMICA n RAS 2 2 x n1 CAS R/W Barra de datos Unidad de memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) acoplada a un microprocesador
MEMORIA DRAM AVANZADAS Estáticas Asíncronas (ASRAM) Síncronas (SSRAM) Volátiles Asíncronas (DRAM) Clasificación según la volatilidad de las memorias de acceso aleatorio activas de escritura y lectura no simultáneas Dinámicas Síncronas FPMDRAM EDODRAM BEDODRAM SDRAM SLDRAM No volátiles NVRAM FRAM RDRAM
MEMORIA DRAM AVANZADAS FPMDRAM Se basan en que la mayoría de los programas que se ejecutan en los computadores de aplicación general acceden a direcciones de la memoria que están en la misma página y la parte alta de la dirección permanece constante. Si dicha parte se aplica a la dirección de las filas se puede mantener la entrada en un nivel constante y aplicar flancos de bajada sucesivos a la entrada. De esa forma la precarga, descrita anteriormente, se hace una sola vez y se disminuye el tiempo de acceso. Dirección Dirección de Dirección de Dirección de de fila columna columna columna Dirección (Address) RAS CAS R/W Información de salida Información de salida Información de salida Cronograma de las señales de una memoria FPMDRAM (Fast Page Mode DRAM) durante un ciclo de lectura Entrada/Salida
MEMORIA DRAM VCC 1 CAS 2 DQ1 A0 A1 DQ2 A2 A3 VSS DQ3 A4 A5 DQ4 A6 A7 DQ5 A8 A9 A10 DQ6 W VSS DQ7 NC DQ8 NC RAS NC NC VCC 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 Módulo SIMM (Single-In Line Module) de una memoria DRAM
MÓDULOS DE MEMORIA (I) SIMM ( Single Inline Memory Module ): bus de datos de 8/32 bits DIMM ( Dual Inline Memory Module ): 32/64 bits de datos de bits SODIMM ( Small Outline Dual In-line Memory Module )
APLICACIÓN 1: MEMORIA DE UN MICROPROCESADOR Bus de direcciones CPU RAM RAM Bus de datos Bus de control
Banco de registros: Tecnología SRAM Tamaño - 220 bytes Velocidad 3 ns Memoria Oculta (Cache): Tecnología SRAM Tamaño 32K bytes Velocidad 6 ns JERARQUÍA DE MEMORIAS DE UN COMPUTADOR DE APLICACIÓN GENERAL Memoria principal: Tecnología DRAM Tamaño 128 Mbytes Velocidad 60 ns
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS INTERFAZ PROCESADOR DIGITAL MEMORIA ACTIVA DE ES CRITURA Y LECTURA SIMULTÁNEAS PERIFÉRICO DE SALIDA Memoria de acceso aleatorio activa de escritura y lectura simultáneas como interfaz entre un procesador y un periférico de salida
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS Dirección de escritura Dirección de lectura Impulso de escritura Control o desinhibición de salida n 2 n 2 1A 2A C3 EN4 0 n2 2-1 0 2 n2 RAM -1 Terminales de entrada 1A,3D 2A,4 Terminales de salida Símbolo lógico de una memoria de acceso aleatorio activa estática de escritura y lectura simultáneas
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS CONJUNTO DE CELDAS DE MEMORIA (MEMORY CELLS) Dirección de escritura Impulso de escritura DEC 1 0 n X/Y 2 1 G n 2 2-1 Bit 1 Bit Bit 2 Bit POSICIÓN 0 POSICIÓN 1 Bit Bit 1 EN n1 Dirección de lectura Control de salida DEC 2 0 n X/Y 2 1 Esquema de bloques de una memoria RAM de escritura y lectura simultáneas en posiciones diferentes con organización 2D G n 2 2-1 1 Bit 1 2 Bit 2 n POSICIÓN 2 2-1 Bit Terminales de entrada 1 EN 1 EN Terminales de salida
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS INTERFAZ (INTERFACE) Dirección de escritura 1A RAM PROCESADOR DIGITAL Impulso de escritura 2A C3 SINCRONO G Información 1A,3D 2A Esquema de bloques del circuito de acoplamiento de un procesador digital y un periférico de salida realizado con una memoria de acceso aleatorio activa de escritura y lectura simultáneas UNIDAD DE CONTROL G Dirección de lectura Impulso de transferencia Señal de transferencia aceptada PERIFÉRICO
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS VISUALIZADOR ESTÁTICO PROCESADOR DIGITAL UNIDAD DE CONTROL Dirección de escritura Impulso de escritura 2 0 1A 3 0 2A 3 C3 RAM SINCRONO VISUALIZADOR DINÁMICO Circuito de conversión de un visualizador dinámico en estático mediante una memoria de acceso aleatorio activa estática de escritura y lectura simultáneas Información (Dígito ASCII) G CTR C 2 6 1A,3D Dirección de lectura 6 CONVERTIDOR 2A DE CÓDIGO 17 X/Y I 1 I 2 I 3 I 4 +V
MEMORIA RAM DE ACCESO MÚLTIPLE (MULTIPORT MEMORIES) Dirección de escritura/lectura Dirección de lectura Señales de control n 2 n 2 1A 2A 0 n2 2-1 0 2 n2 RAM -1 Terminales de entrada Símbolo lógico normalizado de una memoria RAM activa de acceso doble en lectura y escritura simultáneas 1A 1A 2A Terminales de salida Terminales de salida
MEMORIA RAM DE ACCESO MÚLTIPLE Variables de dirección Variables de dirección Canal 1A Señales de control Señal de memoria ocupada (Busy) CIRCUITO DIGITAL DE ARBITRAJE Señales de control Señal de memoria ocupada (Busy) Canal 2A Esquema de bloques de una memoria activa de acceso aleatorio doble en escritura y lectura (Dualport Static RAM) (DPRAM) G X/Y Terminales de entrada/salida Impulso de escritura CONJUNTO DE CELDAS DE MEMORIA G X/Y Terminales de entrada/salida del canal 1A CIRCUITOS DE SELECCIÓN Y CONTROL DE ENTRADA/SALIDA Terminales de entrada/salida del canal 2A
MEMORIA RAM DE ACCESO MÚLTIPLE Variables de dirección Señales de control Memoria ocupada RAM n 2 n 0 0 2 1A 2A Variables de dirección 2 n2-1 2 n2-1 Señales de control Memoria ocupada Terminales del canal 1A 1A 2A Terminales del canal 2A Símbolo lógico de una memoria DPRAM
MEMORIA RAM DE ACCESO MÚLTIPLE PROCESADOR DIGITAL RAM Barra de dirección n 2 n 0 0 2 Barra de dirección 1A n 2 2 2A n -1 2 2-1 Señales de control Señales de control Señal de memoria Señal de memoria ocupada ocupada PROCESADOR DIGITAL Barra de datos 1A 2A Barra de datos Utilización de una memoria DPRAM para acoplar dos procesadores digitales
RAM de doble puerto para comunicación entre un procesador digital y un periférico SISTEMA DE ADQUISICIÓN DE DATOS DATOS SRAM DOBLE PUERTO DATOS CPU SISTEMA DE ADQUISICIÓN DE DATOS Y UN MICROPROCESADOR CPU Control puerto 1 DATOS VRAM multipuerto Control puerto 2 DATOS Procesador gráfico SISTEMA DE ADQUISICIÓN DE DATOS Y UN MICROPROCESADOR
APLICACIONES MEMORIA RAM DE ACCESO MÚLTIPLE Al sistema electrónico de control RAM de acceso doble Interfaz de comunicaciones AS-i Al cable AS-i Bus interno Unidad central de proceso E 2 PROM Interfaz de configuración Al usuario Esquema de bloques del procesador de comunicaciones principal de una red de comunicaciones AS-i que utiliza una memoria DPRAM
APLICACIONES Sistema electrónico de control MEMORIA RAM DE ACCESO MÚLTIPLE Procesador de comunicaciones principal (AS-i master ) Fuente de alimentación AS-i Columna de señalización con proc. de comunicaciones subordinado Distribuidor Cable de comunicaciones AS-i Sensor con procesador de comunicaciones subordinado (AS-i slave ) Botonera con procesador de comunicaciones subordinado Módulo de E/S con procesador de comunicaciones subordinado Fuente de alimentación auxiliar Arrancador de motor con procesador de comunicaciones subordinado Sensores y actuadores convencionales Ejemplo real de red AS-i (Cortesía de Siemens).
MEMORIA RAM DE ACCESO MÚLTIPLE APLICACIONES a) b) Circuito integrado AS-i A2SI : a) Diagrama de bloques. b) Placa de circuito impreso para el diseño de subordinados ASi. (Cortesía de ZMD y Bihl&Wiedemann) []
MEMORIAS RAM ACTIVAS NO VOLÁTILES (NVRAM) Esquema de bloques de una memoria NVRAM implementada con un circuito de alimentación ininterrumpida Variables de dirección FUENTE DE WE CE OE ALIMENTACIÓN n 2 NVRAM SISTEMA DE ALIMENTACIÓN ININTERRUMPIDA (SAI) X 0 1 0 1 MUX 1 n 2 RAM (CMOS) 0 A 2 n2-1 C G EN V CC A Entrada/salida de información CIRCUITO DE CONTROL CARGADOR DE BATERÍAS + -
MEMORIAS RAM ACTIVAS NO VOLÁTILES Registro de dirección C Registro de salida Esquema de bloques de una memoria RAM ferroeléctrica (FRAM) Variables de dirección CE WE OE CIRCUITO DE CONTROL FRAM A G A G C Terminales de entrada/salida V DD MONITOR DE V DD CIRCUITO DE INHIBICIÓN LVL
MEMORIAS PASIVAS Memorias de acceso aleatorio que están implementadas con elementos de memoria no volátiles cuyo tiempo de lectura es mucho menor que el de escritura. Reciben la denominación general de memorias ROM (Read Only Memories) y se caracterizan por: - Tienen tiempos de escritura y lectura muy diferentes que dependen del principio físico en el que se basa el elemento de memoria utilizado. - No son volátiles lo que las hace idóneas para el almacenamiento de una parte o de todas las instrucciones de los procesadores digitales secuenciales síncronos programables conocidos como computadores - Su celda básica es sencilla porque sólo contiene uno o dos elementos dispositivos semiconductores.
MEMORIAS PASIVAS Totalmente pasivas: ROM Clasificación de las memorias de acceso aleatorio pasivas Pasivas programables Pasivas reprogramables PROM OTP EPROM Borrables mediante rayos ultravioleta (EPROM) Borrables eléctricamente por efecto túnel (EEPROM) FLASH
APLICACIONES MEMORIAS PASIVAS - Implementación de generadores de caracteres (Character generators) que son convertidores de código, como por ejemplo del código ASCII al de 5 por 7 puntos - Implementación del circuito combinacional de los sistemas secuenciales síncronos programables. - Almacenamiento de todas las instrucciones, o de una parte de ellas, de los computadores de arquitectura Princeton (Von Neumann) o Harvard.
MEMORIAS TOTALMENTE PASIVAS (ROM) Son conocidas simplemente como ROM (acrónimo de Read Only Memories). Son memorias de acceso aleatorio que nunca pueden ser escritas por el usuario. Al colocarlas en un sistema digital sólo pueden ser leídas. La grabación o escritura la realiza el fabricante durante el proceso de fabricación. Debido a que dicho proceso se lleva acabo mediante la utilización de una secuencia de máscaras, estas memorias suelen recibir la denominación de memorias programables por máscara (Mask Programmable ROM)
MEMORIAS TOTALMENTE PASIVAS (ROM) +V DD Memoria totalmente pasiva (ROM) de organización 3D implementada con transistores MOS de canal N enriquecidos T C T C T C T Salida de Información T L T L T L X/Y X 0 X 1 n/2 (A 0 a A(n / 2) 1) T L T L T L Variables de dirección X/Y X n 2 2 Y 0 Y 1-1 n/2 (A n / 2 a An 1) T L T L T L Y 2 n 2-1
MEMORIAS TOTALMENTE PASIVAS (ROM) Variables de dirección Inhibición de salida n 2 MEMORIA PASIVA No normalizado Variables de dirección Terminales de salida n 2 A 2 0 n2 ROM -1 Variables de dirección Desinhibición de salida n 2 A 2 EN 0 n2 ROM -1 A Terminales de salida Desinhibición de salida EN Normalizado Símbolos lógicos de una memoria ROM A Terminales de salida Normalizado
MEMORIAS PASIVAS PROGRAMABLES (PROM) Son memorias de acceso aleatorio cuyo contenido puede ser escrito por el usuario una sola vez. Por ello se llaman PROM (Programmable Read Only Memories) Las de uso más extendido se implementaron en tecnología TTL y utilizaron la celda de memoria formada por un transistor bipolar y un diodo. Han dejado de utilizarse porque han sido sustituidas con ventaja por las memorias reprogramables implementadas con transistores MOS. También se pueden considerar PROM las memorias OTP EPROM.
MEMORIAS PASIVAS PROGRAMABLES (PROM) Variables de dirección n 2 A 0 2 n2 PROM -1 E1 & A Terminales de salida/programación E2 EN E3 Símbolo lógico de una memoria PROM con salida de tres estados
MEMORIAS PASIVAS REPROGRAMABLES (RPROM) Son memorias de acceso aleatorio cuyo contenido puede ser escrito por el usuario varias veces. Se diferencian de las memorias de acceso aleatorio activas en que el tiempo de escritura es en general mayor que el de lectura. Hay tres tipos de memorias RPROM: - EPROM - EEPROM - FLASH
MEMORIAS PASIVAS REPROGRAMABLES EPROM Las memorias pasivas reprogramables, conocidas como EPROM (Erasable Programmable Read Only Memories) se graban mediante impulsos eléctricos cuyo nivel de tensión es mayor que el utilizado durante la operación del circuito. Utilizan en su implementación los transistores MOS de puerta flotante borrables con rayos ultravioleta La grabación consiste en inyectar portadores de carga en dicha puerta, mediante impulsos eléctricos. El borrado se realiza mediante rayos ultravioleta, para lo cual el circuito se encapsula de forma que queda situado debajo de una zona (ventana) transparente que permite el paso de los citados rayos, y por ello algunos fabricantes las denominan UVEPROM. Las memorias EPROM que carecen de la citada ventana solo se pueden programar una vez y por ello se denominan OTP (One Time Programmable) EPROM. Ventana de borrado
MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección n 2 A 0 n 2 2 EPROM -1 Señales de control V pp OE CE G/PWR DWN & EN A Terminales de salida/programación Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal independiente para la tensión de grabación (V PP ) e impulso de grabación a través del terminal de desinhibición CE).
MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección n 2 A 2 0 n2 EPROM -1 Señales de control V pp PGM (Program Enable) OE G/PWR DWN PGM & EN A Terminales de salida/programación CE Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal independiente para la tensión de grabación (V PP ) y para el impulso de grabación PGM
MEMORIAS PASIVAS REPROGRAMABLES EPROM Señales de control Variables de dirección CE n 2 A 2 0 n2 EPROM -1 G/PWR DWN & EN A n Terminales de salida/programación OE/V pp Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal único de desinhibición de salida y tensión de grabación (OE/ Vpp)
MEMORIAS PASIVAS REPROGRAMABLES EPROM Señales de control Variables de dirección Tensión de alimentación Terminales salida/programación D n D Modo de operación CE OE /VV PP A k A i V CC 1 1 0 Lectura (Read) 0 0 X X 5V Información memoria Inhibición de salida (Output enable) 0 1 X X 5V Tercer estado Mínimo consumo (Standby) 1 X X X 5V Tercer estado Programación (Programming) 0 V PP X X V Prog. Información externa Verificación (Test) 0 0 X X V Prog. Información memoria Inhibición de programación 1 D 1 V PP X X V Prog. Tercer estado (Programming enable) Identificación inteligente (Electronic signature) - Fabricante (Manufacturer code) 0 0 V id 0 5V Cod. Fabricante - Dispositivo (Device code) 0 0 V id 1 5V Cod. Circuito
MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección Variables de dirección CE Información externa OE/V pp V Prog 5V V CC Terminales de salida V pp OE/V pp t acceso Ciclo de lectura t e t g t m t r Ciclo de lectura Cronograma de las señales aplicadas a la memoria pasiva reprogramable EPROM de la diapositiva 54 CE
MEMORIAS DE ACCESO ALEATORIO INICIO DIRECCIÓN = Ø Aplicar V CC = V grab1 y V pp = V grab2 I = 0 PONER DATO A GRABAR Y APLICAR IMPULSO I I = I+1 I = 25 SI MEMORIAS PASIVAS REPROGRAMABLES EPROM NO NO COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL COINCIDENCIA SI COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL COINCIDENCIA SI NO NO ÚLTIMA DIRECCIÓN SI INCREMENTAR DIRECCIÓN V CC = V pp = V normal Algoritmo rápido de grabación de una memoria pasiva reprogramable EPROM COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL ALGUNA POSICIÓN NO COINCIDE NO SI GRABACIÓN REALIZADA CIRCUITO DEFECTUOSO
MEMORIAS PASIVAS REPROGRAMABLES EPROM GRABADOR Zócalo de fuerza de inserción nula COMPUTADOR PERSONAL INTERFAZ Ventana de borrado FUENTE DE ALIMENTACIÓN Esquema de bloques de un grabador de memorias pasivas reprogramables EPROM
MEMORIAS PASIVAS REPROGRAMABLES EPROM APLICACIONES MICROCONTROLADOR A RAM EPROM A A A Barra de dirección UNIDAD Barra de datos CENTRAL DE PROCESO Señales de control INTERFAZ PERIFÉRICO Aplicación de las memorias pasivas reprogramables EPROM al almacenamiento de las instrucciones de un microcomputador
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE +21V +5V MUX X 0 1 0 1 V pp n 2 A 0 2 n 2-1 EEPROM A G/PWR DWN Terminales de salida/programación CE OE & EN Símbolo lógico de una memoria pasiva reprogramable EEPROM con terminal de impulsos de grabación (V PP )
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección EEPROM MUX X 0 1 n 2 CONJUNTO DE C ELDAS DE MEMORIA A 0 n 2 2-1 WE V 1 pp +5V 0 Terminales de A 1 G/PWR DWN entrada/salida CE OE CONVERTIDO R 5 a 21V & EN Esquema de bloques de una memoria pasiva reprogramable EEPROM con tensión de alimentación única
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE n 2 A 0 n 2 2-1 EEPROM C A G/PWR DWN Terminales de entrada/salida CE OE & EN Símbolo lógico de una memoria pasiva reprogramable EEPROM con tensión de alimentación única
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Puesta en estado inicial del sistema PROCESADOR DIGITAL & Señal de selección de EEPROM Barra de dirección 1 & N1 & N2 & WE CE OE n 2 A 0 n 2 2-1 EEPROM C A G/PWR DWN & EN Señal de lectura/escritura (R/W) Barra de datos Circuito de conexión de la memoria pasiva reprogramable EEPROM con tensión de alimentación única a un procesador digital
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Algoritmo de grabación de la memoria de acceso aleatorio pasiva reprogramable EEPROM BORRADO RUTINA DE BORRADO/ GRAB ACIÓN SELECCIONAR DIRECCIÓN PONER CE = 0 Y OE = 1 ACTIVAR WE TIPO DE OPERACIÓN GRABACIÓN PONER BARRA DE DATOS EN TERCER ES TADO PONER INFORMACIÓN EN BARRA DE DATOS RETARDO DESACTIVAR WE FIN
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE Grabación realizada (Ready) +V CC (5V) TEMPO RIZADOR DE ESCRITURA CONVERTIDO R 5 a 21V MUX X 0 1 0 1 V pp n 2 CONJUNTO DE CELDAS DE MEMO RIA A 0 n 2 2-1 G/PWR DWN A Terminales de entrada/salida CE OE & EN Esquema de bloques de una memoria pasiva reprogramable EEPROM con temporizador de escritura incorporado
MEMORIAS PASIVAS REPROGRAMABLES EEPROM Memoria EEPROM con temporizador de escritura incorporado Variables de dirección n 2 A 0 n 2 2-1 EEPROM Símbolo lógico WE CE OE G/PWR DWN & EN A n Terminales de entrada/salida Detección de escritura realizada Barra de dirección n 2 A 2 0 n2 EEPROM -1 Conexión a un microprocesador MICROPROCESADOR WE CE OE G/PWR DWN & EN A Barra de datos
MEMORIAS PASIVAS REPROGRAMABLES EEPROM APLICACIONES DATOS Y RESULTADOS PROGRAMA TABLAS MEMORIA ACTIVA (RAM) MEMORIA PASIVA REPROGRAMABLE (EPROM) MEMORIA PASIVA REPROGRAMABLE (EEPROM) MICROPROCESADOR INTERFAZ PERIFÉRICO INTERFAZ DE RED COMPUTADOR Aplicación de las memorias EEPROM al almacenamiento de tablas
MEMORIAS PASIVAS REPROGRAMABLES EEPROM MICROCONTROLADOR RAM EPROM MICROPROCESADOR INTERFAZ Canal de comunicación serie MEMORIA EEPROM DE ESCRITURA Y LECTURA EN SERIE INTERFAZ A los Periféricos Conexión de un microcontrolador y una memoria EEPROM de lectura y escritura en serie (Serial EEPROM)
MEMORIAS PASIVAS REPROGRAMABLES FLASH FLASH 18 Variables de dirección A 0 18 2-1 V pp WE G/PWR DWN A 8 Terminales de entrada/salida OE CE & EN Símbolo lógico de una memoria FLASH
Registro de direcciones MEMORIAS PASIVAS REPROGRAMABLES FLASH Esquema de bloques simplificado de una memoria FLASH OE WE CE Z2 Variables de dirección UNIDAD DE V pp Z1 CONTROL 2 C SEÑALES DE BORRADO Y GRABADO Registro de órdenes C n 2 CONJUNTO DE CELDAS Z1 Z2 Registro de datos C & EN 1 Barra de datos
MEMORIAS PASIVAS REPROGRAMABLES FLASH APLICACIONES DATOS Y RESULTADOS MEMORIA ACTIVA (RAM) PROGRAMA DE CARGA DE LA MEMORIA FLASH MEMORIA PASIVA REPROGRAMABLE (EPROM) PROGRAMA DE CONTROL MEMORIA PASIVA REPROGRAMABLE (FLASH) MICROPROCESADOR INTERFAZ PERIFÉRICO PROCESADOR DE COMUNICACIONES Canal de comunicación serie COMPUTADOR Aplicación de las memorias FLASH al almacenamiento de programas en un sistema de control distribuido
DE COMUNICACIÓN SERIE MEMORIA DE ACCESO ALEATORIO SERIE Bus de comunicación serie PROCESADOR DE COMUNICACIONES MEMORIA DE ACCESO ALEATORIO Esquema de bloques de una memoria de acceso aleatorio de lectura y escritura en serie
MEMORIAS EEPROM DE COMUNICACIÓN SERIE MEMORIA EEPROM SERIE EEPROM Canal de comunicación serie PROCESADOR DE COMUNICACIONES n 2 A 0 WE GR CE OE A 0 2 n 2-1 G/PWR DWN & EN A n
MEMORIAS EEPROM DE COMUNICACIÓN SERIE Ejemplo de conexión de una EEPROM serie a un microcontrolador MICROCONTROLADOR MICROPROCESADOR MICROCONTROLADOR MICROPROCESADOR PROCESADOR DE COMUNICACIONES (MICROWIRE) PUERTO DE ENTRADA/SALIDA EN PARALELO CS CLK CS CLK DI DI EEPROM SERIE Conexión a través de un puerto serie del microcontrolador EEPROM SERIE DO DO Conexión a través de un puerto paralelo del microcontrolador
MEMORIAS EEPROM CON COMUNICACIÓN SERIE CLK CS DI Código de operación Dirección de lectura DO Bit de inicio Información leída Cronograma del ciclo de lectura de las señales de una memoria EEPROM que utiliza el protocolo Microwire
CON COMUNICACIÓN SERIE CLK CS DI Código de operación Dirección de escritura Información a escribir DO Ciclo de escritura en memoria Fin del ciclo de escritura Cronograma del ciclo de escritura de las señales de una memoria EEPROM que utiliza el protocolo Microwire
APLICACIONES CON COMUNICACIÓN SERIE MEMORIA EXTERNA (PEN DRIVE) USB PROCESADOR DE COMUNICACIONES USB MEMORIA FLASH Esquema de bloques Fotografía Memoria externa (Pen Drive) conectable a un computador mediante el protocolo de comunicaciones USB
CON COMUNICACIÓN SERIE APLICACIONES MICROCONTROLADOR CON MEMORIA FLASH MEMORIA FLASH PROCESADOR DE COMUNICACIONES --------------- PROCESADOR EXTERNO UNIDAD CENTRAL DE PROCESO PUERTO PARALELO PUERTO SERIE n 1 Microcontrolador que almacena las instrucciones en una memoria FLASH
APLICACIONES DE LAS MEMORIAS PASIVAS (ROM) GENERACIÓN DE FUNCIONES
APLICACIONES DE LAS MEMORIAS PASIVAS (ROM) TABLA DE MULTIPLICAR
APLICACIONES DE LAS MEMORIAS PASIVAS (ROM) Programa BIOS implementado con una memoria FLASH Tarjetas de memoria Memory Stick SmartMedia CompactFlash
APLICACIONES DE LAS MEMORIAS PASIVAS (ROM) GENERADOR DE UNA SEÑAL ANALÓGICA
APLICACIONES DE LAS MEMORIAS PASIVAS (ROM) CÁMARA DIGITAL
UNIDADES DE MEMORIA MODULARES Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 A 0 n 2 2-1 C1 G2 & RAM EN3 2,A,1D/ 2,A,1,3 Símbolo lógico de una memoria de acceso aleatorio activa, estática y de escritura y lectura no simultáneas con terminales de entrada y salida comunes
MEMORIAS DE ACCESO ALEATORIO Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 BF1 RAM A 0 n 2 2-1 C1 G2 & EN3 2,A,1D/2,A,1,3 UNIDADES DE MEMORIA MODULARES Unidad de memoria de acceso aleatorio activa de 2 n2 posiciones de n' 1 bits implementada con n' bloques WE CE OE n 2 BF2 RAM A 0 n 2 2-1 C1 G2 & EN3 2,A,1D/2,A,1,3 n Terminales de entrada/salida funcionales idénticos WE CE OE n 2 BFm RAM A 0 n 2 2-1 C1 G2 & EN3 2,A,1D/2,A,1,3
MEMORIAS DE ACCESO ALEATORIO Variables de dirección (bits menos significativos) Impulso escritura Desinhibición de salida Z 1 WE CE OE n 2 BF1 RAM A 0 n 2 2-1 C1 G2 & EN3 2,A,1D/2,A,1,3 UNIDADES DE MEMORIA MODULARES Z 2 WE CE OE n 2 BF2 RAM A 0 n 2 2-1 C1 G2 & EN3 Unidad de memoria de acceso aleatorio activa de m posiciones de n1 bits implementada con 2 n 2 bloques funcionales idénticos Variables de dirección (bits más significativos) 1 2 ' n 2 X/Y 1 2 Z 1 Z 2 2 n' 2 Z p Z p WE CE OE n 2 2,A,1D/2,A,1,3 BFm RAM A 0 n 2 2-1 C1 G2 & EN3 Terminales de entrada/salida 2,A,1D/2,A,1,3
UNIDADES DE MEMORIA MODULARES WE CE OE 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/ 2,A,1,3 4 Símbolo lógico de una memoria de acceso aleatorio activa estática de escritura y lectura no simultáneas de 256 posiciones de 4 bits
UNIDADES DE MEMORIA MODULARES 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 & EN3 & EN3 & EN3 & EN3 Variables de dirección (A 0 a A 7 ) Impulso escritura Desinhibición de salida 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 A 8 X/Y 0 Variables de 1 A dirección 9 1 2 2 Desinhibición EN 3 Unidad de memoria 1K8 implementada con el bloque funcional de la diapositiva anterior 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 Barra de entrada/salida