Entradas y Salidas. Componentes básicos de una PC
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- María Pilar Morales Cuenca
- hace 8 años
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1 Entradas y Salidas a) Con periféricos de mediana velocidad conviene trabajar por FLAG (control por programa). b) Con periféricos rápidos utilizando el esquema de la línea READY. c) Con periféricos de Actuación Esporádica con el esquema de Handshake e Interrupciones. d) Con periféricos Muy Rápidos mediante acceso directo a memoria (DMA). TDII - 4R01 - Capítulo IV Componentes básicos de una PC Address Memory Control CPU Data I/O TDII - 4R01 - Capítulo IV
2 Por Programa Salida µp Datos Entrada Comando Control Estado Dispos. E/S TDII - 4R01 - Capítulo IV Por Programa Mov Vuelta: in Test jz mov in DX, dir_estado AL,DX AL, b vuelta dx,dir_datos al,dx TDII - 4R01 - Capítulo IV
3 Por Programa SI ERROR Programa Principal Timeout? NO No Mov mov Vuelta: in Test jnz loop DX, dir_estado cx,cuenta AL,DX AL, b listo vuelta Prueba de estado jmp ERROR Si Transf. de datos de E/S Continúa el Prog. principal Listo: mov dx,dir_datos in al,dx TDII - 4R01 - Capítulo IV Operación Entrelazada Entrada Prueba de estado Retorno Si No Retorno Trans. de datos TDII - 4R01 - Capítulo IV
4 Ejemplo Decodificador /CS1 /CS2 /CS3 Microprocesador /WR P1 P2 P3 Activa Perif} Del Perif Al Periférico BUS DE DATOS TDII - 4R01 - Capítulo IV Control y Estado Procesamiento de Datos Cargar Datos en el Buf f er ERROR SI Dispositivo Fuera de Servicio? SI NO Palabra de Estado del Dispositivo Dispositivo Ocupado? Dispositivo Ocupado Error de Transmisión Dispositivo Fuera de Servicio NO Palabra de Comando del Dispositivo NO ERROR Si Error Transmisión? Modo Rápido Modo Lento NO Buffer Vacío? SI Continúa TDII - 4R01 - Capítulo IV
5 Sincronización de Ready Inicio de Conv. READY Conversión en Proceso Conversor A/D Microproce sador TDII - 4R01 - Capítulo IV Interrupción INT /INTA µp Periférico Tipo Interr Bus de Datos TDII - 4R01 - Capítulo IV
6 Diagrama Temporal TDII - 4R01 - Capítulo IV Ídentificación del Perférico D7 Vcc BUS DE DATOS 74HC244 D0 GND /INTA TDII - 4R01 - Capítulo IV
7 Reconocimiento de Interrupción TDII - 4R01 - Capítulo IV Vectores de Interrupción IPL0 IPH0 CSL0 CSH0 IPL1 IPH1 CSL1 CSH1 0000:0000 IPHFF CSLFF CSHFF 0000:03FF TDII - 4R01 - Capítulo IV
8 Distintos tipos de Interrupción TDII - 4R01 - Capítulo IV Handshake DATOS DATOS Interfaz /DAV Periférico MICRO- PROCESA DOR INTR /DAC TDII - 4R01 - Capítulo IV
9 Software Interrupts.. Int. 21h Todo ocurre como si se hubiera generado un pedido de interrupción externo (sin generar /INTAs) y el periférico hubiera colocado 21H como tipo de interrupción. CD 21. TDII - 4R01 - Capítulo IV NMI No requiere de la habilitación de interrupciones No genera ciclos de /INTA Todo ocurre como si se generase una INT tipo 2. Debería reservarse para situaciones catastróficas que no admiten demoras TDII - 4R01 - Capítulo IV
10 Frases a recordar Rutina de atención de interrupción (ISR) Vectores de interrupción Número de vector (tipo) de Interrupción Tabla de Vectores de Interrupción TDII - 4R01 - Capítulo IV Resumen INT Si IF=1 Termina Instrucción /INTA Tipo Interrupción Push CS, IP, Flags IF=0 Multiplica el tipo x 4 Busca en la Tabla de Vectores y carga el nuevo CS:IP La Rutina de Atención de interrupción termina con IRET TDII - 4R01 - Capítulo IV
11 Controlador de Interrupciones TDII - 4R01 - Capítulo IV Programación del 8259 El 8259 acepta dos tipos de comandos generados por la CPU: ICW (Inicialization Command Word) que inicializan el 8259, OCW (Operation Command Word) que permiten programar la modalidad de funcionamiento. La comunicación con el 8259 emplea las líneas /WR y /RW, así como A0. El hecho de que exista una sola línea de direcciones implica que el 8259 sólo ocupa dos direcciones de puerto de E/S en el espacio de entrada y salida del procesador. TDII - 4R01 - Capítulo IV
12 8259 PIC Bus de datos Tipo de Interrupción CPU IRQ0 IRQ1 IRQ7 8 Fuentes de interrupción de 8 distintos dispositivos de E/S 8259A Programmable Interrupt Controller "In-Service" Register "Mask" Register Pedido de Interrupción Interrupt Acknowledge TDII - 4R01 - Capítulo IV PIC: Ejemplo de funcionamiento (4:11) Priority Resolver Interrupt Request Register (IRR) Interrupt Mask Register (IMR) INT Control logic TDII - 4R01 - Capítulo IV
13 /INTA INT TDII - 4R01 - Capítulo IV PIC: Ejemplo de funcionamiento (8:11) In Service Register (ISR) Priority Resolver Interrupt Request Register (IRR) Interrupt Mask Register (IMR) 2 pulso INT INTA Tipo al Bus Datos Control logic TDII - 4R01 - Capítulo IV
14 Montaje en la PC TDII - 4R01 - Capítulo IV El flag IF OF DF IF TF SF ZF AF PF CF IF es el flag de interrupciones que controla si las interrupciones están habilitadas. IF=1: La CPU dejará que la interrumpan. IF=0: La CPU ignorará pedidos de interrupción. Para acceder a IF desde Turbo C: IF=1 es equivalente a enable () IF=0: es equivalente a disable () TDII - 4R01 - Capítulo IV
15 Encuesta (polling) Serie Yo NO Quién Fue? YO No YO No FUI YO TDII - 4R01 - Capítulo IV Encuesta (polling) Paralelo Yo NO Quién Fue? YO No YO No FUI YO TDII - 4R01 - Capítulo IV
16 Programación 8259A TDII - 4R01 - Capítulo IV Programación del 8259 TDII - 4R01 - Capítulo IV
17 Programación del 8259 ICW2:Se envía con A0=1, para diferenciarlo de ICW0 (hacer OUT a la siguiente dirección de puerto). Notas:T7..T3 determinan los cinco bits más significativos del número de vector de interrupción a invocar (los 3 bajos los suministra el 8259 según la interrupción que se trate). TDII - 4R01 - Capítulo IV Programación del 8259 TDII - 4R01 - Capítulo IV
18 Conexión Amo - Esclavo TDII - 4R01 - Capítulo IV ICW3 ICW3:Se envía sólo en el caso de que haya más de un 8259 en el sistema (bit SNGL de ICW1 a cero), en caso contrario en su lugar se enviaría ICW4 (si procede). Formato de ICW3 a enviar a un 8259 maestro: TDII - 4R01 - Capítulo IV
19 ICW3 Formato de ICW3 a enviar a un 8259 esclavo para que memorice de qué línea IR del maestro cuelga: TDII - 4R01 - Capítulo IV ICW4 ICW4:Se envía sólo si IC4=1 en ICW1, con objeto de colocar el 8259 en un modo de operación distinto del establecido por defecto (que equivale a poner a cero todos los bits de ICW4). Notas:El Special Fully Nested Mode, el buffered mode y la modalidad AEOI serán explicadas más tarde. Nótese que con el 8086 es obligatorio enviar ICW4 para seleccionar esta CPU. TDII - 4R01 - Capítulo IV
20 Programación del 8259 TDII - 4R01 - Capítulo IV OCW Una vez inicializado, el 8259 está listo para procesar las interrupciones que se produzcan. Sin embargo, durante su funcionamiento normal está capacitado para recibir comandos de control por parte de la CPU. OCW1:Este comando activa y borra bits en el IMR (Interrupt Mask Register). Los bits M0..M7 de OCW1 se corresponden con sus correspondientes bits del IMR. Un bit en 1 significa interrupción enmascarada (inhibida) y en 0, interrupción habilitada. TDII - 4R01 - Capítulo IV
21 Acceso directo a memoria MOV CX,NUM MOV SI,PTR MOV DX,PERIF Lazo: IN AL,DX MOV AL,[SI] INC SI LOOP Lazo TDII - 4R01 - Capítulo IV Conexión del controlador de DMA TDII - 4R01 - Capítulo IV
22 Resumen - Ready: Tiempo comparable con una instrucción. - Interrupción: Tiempo de muchas instrucciones -Flag: Tiempo de unas pocas instrucciones. - Acceso directo a memoria: Tiempo inferior a una instrucción TDII - 4R01 - Capítulo IV Supervisores APLICACIONES Microprocesadores Controladores Instrumentos Inteligentes Automóviles RESET Las que necesite cada usuario TDII - 4R01 - Capítulo IV
23 Supervisores TDII - 4R01 - Capítulo IV Supervisores TDII - 4R01 - Capítulo IV
24 Supervisores +2.5VIN +3.3VINA +3.3VINB +5VIN +2.5VOUT +3.3VOUTA +3.3VOUTB +5VOUT +12VIN -6VIN VP1 VP2 VP3 VP4 ADM1060 VH VB1 VB2 PDO1 PDO2 PDO3 PDO4 PDO5 PDO6 PDO7 WDI GPI1 up EN IN OUT LDO EN +1.8VOUT IN OUT LDO -5VOUT EN PWRGD IN OUT LDO 0.9VOUT CLKOUT TDII - 4R01 - Capítulo IV
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