Consumo de Potencia en CMOS

Transcripción

1 Consumo de Potencia en CMOS Lección 04.3 Ing. Jorge Castro-Godínez Escuela de Ingeniería Electrónica Instituto Tecnológico de Costa Rica II Semestre 2013 Jorge Castro-Godínez Consumo de Potencia en CMOS 1 / 24

2 Contenido Consumo de Potencia en CMOS 1 Consumo de Potencia en CMOS Conmutación Fuga Corto Circuito 2 3 Jorge Castro-Godínez Consumo de Potencia en CMOS 2 / 24

3 Convergencia hacia CMOS Conmutación Fuga Corto Circuito Jorge Castro-Godínez Consumo de Potencia en CMOS 3 / 24

4 CMOS en CI Consumo de Potencia en CMOS Conmutación Fuga Corto Circuito El Si ha sido, y seguirá siendo, la tecnología por excelencia en semiconductores (ITRS: International Technology Roadmap for Semiconductors) Límite teórico longitud de la compuerta: 1,5 nm. Retardo de la compuerta determina la velocidad fundamental de la lógica. Límite teórico: 0,04 ps 1,8 billones de transistores por cm 2 : ĺımite para la densidad de transistores que se pueden colocar en un chip. Jorge Castro-Godínez Consumo de Potencia en CMOS 4 / 24

5 Consumo de Potencia en CMOS Conmutación Fuga Corto Circuito Consumo de potencia en una compuerta CMOS: P = P SW + P SC + P LK P SW : Potencia dinámica (Dynamic Power/ Switching Power). P SC : Potencia de corto circuito (Short Cut Power). P LK : Potencia de fuga (Leakage Power). En tecnologías muy antiguas (0.25 µm y más), P LK era marginal con respecto P SW. En tecnologías sub-micron el consumo por P LK es crítico. La potencia debido a la corriente de fuga tuvo efecto entre un 5 % y un 10 % del total de consumo de potencia en 180 nm y creció a 35 % a 50 % para 90 nm. Jorge Castro-Godínez Consumo de Potencia en CMOS 5 / 24

6 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Conmutación (1) Jorge Castro-Godínez Consumo de Potencia en CMOS 6 / 24

7 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Conmutación (2) Consumo de potencia dinámica: f CLK : Frecuencia del reloj. P SW = 0, 5V 2 DDf CLK C L E SW C L : Capacitancia de carga en la salida. E SW : Factor de actividad de conmutación. E SW representa la probabilidad que el nodo de salida haga la transición a cada ciclo de reloj. Modela el hecho que en general la conmutación no necesariamente sucede a la frecuencia del reloj. E SW : actividad de conmutación de la compuerta. Jorge Castro-Godínez Consumo de Potencia en CMOS 7 / 24

8 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Corriente de Fuga (1) Jorge Castro-Godínez Consumo de Potencia en CMOS 8 / 24

9 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Corriente de Fuga (2) Jorge Castro-Godínez Consumo de Potencia en CMOS 9 / 24

10 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Conmutación (3) Consumo de potencia debido a la corriente de fuga: P LK = I L V DD Donde: V DD : Tensión de fuente. I L : Corriente de fuga. La corriente de fuga I L tiene dos contribuidores principales: I L = I sub + I gate Donde: I sub : Corriente de umbral debido al voltaje umbral. I gate : Corriente de compuerta debido al grosor reducido del óxido de la compuerta. I sub domina pero crece a una tasa de 5 por generación. I gate es menos relevante pero crece mucho más rápido, a una tasa de 500 por generación. Jorge Castro-Godínez Consumo de Potencia en CMOS 10 / 24

11 Conmutación Fuga Corto Circuito Consumo de Potencia Debido a Corriente de Corto Circuito Jorge Castro-Godínez Consumo de Potencia en CMOS 11 / 24

12 (1) Escalado del Tensión de Fuente Tensión de Fuente vs retardo. Compensación del retardo. Escalado de la tensión de umbral. Escalado de la tensión en función de la arquitectura. No solo escalado de la fuente de voltaje. Optimización de la capacitancia de conmutación. C Eff = C L E SW. Jorge Castro-Godínez Consumo de Potencia en CMOS 12 / 24

13 (2) Históricamente el enfoque más empleado para reducir P SW ha sido la reducción de la tensión en la fuente V DD (escalado de voltaje de fuente). Una reducción de consumo de potencia considerable puede ser alcanzada debido a la dependencia cuadrática de V DD en P SW. P SW = 0, 5V 2 DDf CLK C L E SW Escalado del voltaje en la fuente. Aplicable a diferentes etapas del diseño. Afecta la velocidad del circuito. Jorge Castro-Godínez Consumo de Potencia en CMOS 13 / 24

14 (3) Usando una aproximación de primer orden, el retardo de una compuerta CMOS está dado por: T d = C LV DD I = C L V DD k (W/L)(V DD V T H ) 2 Donde k depende de la tecnología, W y L son el ancho y el largo del canal de los transistores CMOS. Para tecnologías sub-micron la relación de inversa proporcionalidad entre el voltaje de fuente y retardo es aún válida. Es deseable operar a la velocidad más baja debido a que permite el escalado mayor de V DD. Jorge Castro-Godínez Consumo de Potencia en CMOS 14 / 24

15 Tensión en la fuente vs. retardo de compuerta Jorge Castro-Godínez Consumo de Potencia en CMOS 15 / 24

16 (4) Escalado de la tensión de umbral. Reducir tensión de umbral permite escalar el voltaje en la fuente para reducir P SW sin pérdida en velocidad. Ejemplo: Circuito A: V DD = 1, 5V, V T H = 1V. Circuito B: V DD = 0, 9V, V T H = 0, 5V Cuál es el rendimiento de ambos circuitos? Jorge Castro-Godínez Consumo de Potencia en CMOS 16 / 24

17 Compensación del retardo en el circuito T d se incrementa cuando V DD se acerca al valor de V T H Jorge Castro-Godínez Consumo de Potencia en CMOS 17 / 24

18 Potencia estática Tecnología (nm) P E L (nw) P E H (nw) Potencia (nw) P E L Transiciones P E H 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 18 / 24

19 Potencia estática promedio Tecnología (nm) P E promedio (nw) Potencia (nw) P E promedio 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 19 / 24

20 Potencia corto circuito Tecnología (nm) P SC LH (nw) P SC HL (nw) Potencia (nw) P SC HL P SC LH Transiciones 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 20 / 24

21 Potencia corto circuito promedio Tecnología (nm) P SC (nw) Potencia (nw) P SC promedio 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 21 / 24

22 Potencia dinámica Tecnología (nm) P D HL (nw) P D LH (µw) P D (µw) , , , ,6 46 Potencia (µw) P D promedio 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 22 / 24

23 Potencia total Tecnología (nm) P T HL (nw) P T LH (µw) P T (µw) ,0 74, ,0 83, ,0 88, ,7 92,6 46 Potencia (µw) P T promedio 32nm 45nm 65nm 90nm Jorge Castro-Godínez Consumo de Potencia en CMOS 23 / 24

24 Dark Silicon Las capacidades computacionales crecieron en 2, 8 por generación de proceso. Utilization wall limita a 1, 4 el uso de sus capacidades/beneficios Grandes porciones de silicion que se mantienen operando por debajo de su máximo rendimiento dark, de quí el término de dark silicon Jorge Castro-Godínez Consumo de Potencia en CMOS 24 / 24

25 Referencias Bibliográficas I A. Sedra, K. Smith. Circuitos Microelectrónicos. McGraw-Hill, 5ta edición, Jorge Castro-Godínez Consumo de Potencia en CMOS 25 / 24