S.E.P. S.E.I.T. D.G.I.T. CENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO. cenidet

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1 S.E.P. S.E.I.T. D.G.I.T. CENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO cenidet ESTRATEGIA PWM IMPLEMENTADA EN UN FPGA PARA APLICACIÓN EN INVERSORES MULTINIVEL T E S I S PARA OBTENER EL GRADO DE: M A E S T R O E N C I E N C IA S EN INGENIERÍA ELECTRÓNICA P R E S E N T A: CARLOS ALFREDO SANABRIA SÁNCHEZ DIRECTORES DE TESIS DR. RODOLFO ECHAVARRÍA SOLIS M.C. SINUHE RAMÍREZ GUERRERO CUERNAVACA, MORELOS ABRIL DE 2004

2 Tabla de contenido Capítulo I Introducción I.1 Antecedentes 1 I.2 Planteamiento del problema 2 I.3 Objetivos 3 I.4 Alcances 3 I.5 Metodología 4 I.6 Estado del arte 4 I.6.1 Inversores multinivel 4 I Inversores multinivel de diodos de enclavamiento 5 I Inversores multinivel con condensadores flotantes 6 I Inversores multinivel con inversores en cascada 8 I.6.2 Estrategias PWM 8 I Estrategia PWM multiportadora 10 I.7 Justificación 13 I.8 Aportaciones 14 Capítulo II Estrategia de modulación II.1 Inversor multinivel en cascada 15 II.1.1 Análisis de la topología multinivel 15 II.1.2 Consideraciones de diseño 21 II Filtro LC de salida 21

3 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel II Bus de CD 22 II Diseño térmico 22 II Selección del dispositivo de potencia 25 II Asignación de las señales de disparo 25 II.2 Estrategia de modulación propuesta 26 II.2.1 Principio de funcionamiento 27 II.2.2 Análisis matemático 28 II.2.3 Comparación de resultados 36 Capítulo III Diseño del convertidor III.1 Etapa de control 43 III.2 Etapa de potencia 48 III.2.1 Fuentes de alimentación 49 III.2.2 Selección de los dispositivos de potencia 50 III.2.3 Diseño térmico 51 III.2.4 Cálculo del filtro de salida 52 III.3 Resultados de simulación 53 III.3.1 Señales de control en el FPGA 53 III.3.2 Inversor multinivel de 3 niveles 55 III.3.3 Inversor multinivel de 5 niveles 55 III.3.4 Inversor multinivel trifásico 56 Capítulo IV Resultados experimentales IV.1 Resultados experimentales 59 IV.1.1 Señales de control en los interruptores 59 IV.1.2 Inversor multinivel de 3 niveles 61 IV.1.3 Inversor multinivel de 5 niveles 63 IV.1.4 Inversor multinivel de 7 niveles 63 XII

4 Tabla de contenido IV.1.5 Inversor multinivel trifásico 64 IV.4 Reproducción de señales de referencia 68 Capítulo V Conclusiones V.1 Conclusiones 72 V.2 Trabajos futuros 74 V.3 Publicaciones 74 Referencias bibliográficas 77 Lista de Acrónimos 81 Apéndice A: Programas en VHDL 85 Apéndice B: Tarjeta del FPGA 93 XIII

5 Resumen El desarrollo de la tecnología basada en dispositivos lógicos programables (PLD) y la microelectrónica permiten la integración de una mayor cantidad de dispositivos en un solo circuito, lo cual genera una reducción considerable de espacio y costo, además de ofrecer una mejora sustancial en el diseño de sistemas complejos, al incrementar la velocidad y las frecuencias de operación. Actualmente, el PLD constituido por arreglos de compuertas programables en campo (FPGA) se ha convertido en la herramienta más adecuada para muchas aplicaciones generalmente desarrolladas mediante controladores fijos. Debido a que potencialmente provee soluciones de programación de bajo costo y permite realizar modificaciones en el diseño dado que los circuitos son reprogramables en el campo de trabajo en unos cuantos segundos. Ante este eminente crecimiento digital en la tecnología moderna, es necesario integrar estos avances al control de los sistemas electrónicos de potencia. Por lo cual, en este documento se realiza un algoritmo de programación implementado en un FPGA para la generación de las señales PWM empleadas en inversores multinivel en cascada, además de evaluar las ventajas que éste implica, se efectúa un análisis del contenido armónico de las señales de tensión obtenidas con el patrón de generación empleado. En el primer capítulo de la tesis se presenta una revisión del estado del arte basada en los dispositivos lógicos programables y en la topología de inversores multinivel. El segundo capítulo contiene el análisis del inversor multinivel en cascada así como la estrategia de modulación propuesta (PSCPWM). En el tercer capítulo se desarrolla el diseño de la etapa de control y la etapa de potencia además se muestran las simulaciones que describen el comportamiento de la estrategia de modulación en la generación de los niveles de tensión de la onda sinusoidal. En el cuarto capítulo se analizan los resultados obtenidos con el prototipo de pruebas. Finalmente en el quinto capítulo se mencionan las conclusiones generadas con el desarrollo del trabajo de investigación.

6 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel XX

7 CAPÍTULO I Introducción En este capítulo se muestra la evolución, características y aplicaciones de los dispositivos lógicos programables, los cuales están relacionados con productos de uso cotidiano y últimamente en sistemas de control para convertidores de potencia. Además, se mencionan los trabajos desarrollados con las topologías multinivel reportados en la literatura técnica, así como las diferentes estrategias de modulación del ancho de pulso (PWM) utilizadas en el control de los interruptores de potencia en convertidores multinivel. Con base en esto, se presenta el planteamiento del problema, la justificación y el objetivo general del desarrollo de este trabajo. I.1 Antecedentes Hoy en día, la competencia de mercado y la estructura de los componentes que integran los sistemas de desarrollo electrónico provocan en la tecnología en desuso un crecimiento [1]. Esto se debe a la pobre capacidad de adaptación del sistema ante las necesidades de modificación que requiere la aplicación. Por lo tanto, se buscan tecnologías basadas en mecanismos o estructuras que puedan ser reutilizables. Una alternativa al desarrollo de sistemas más versátiles, compactos y no desechables son los dispositivos lógicos programables (PLD). Los PLD son circuitos integrados en los que se pueden programar funciones lógicas, combinatorias o secuenciales, las cuales pueden modificarse o almacenarse mediante programación. La arquitectura general de un PLD puede variar pero normalmente están formados por una matriz de conexiones, una matriz de compuertas AND y una matriz de compuertas OR [2]. Los primeros dispositivos lógicos programables aparecieron en 1970 con la memoria de sólo lectura programable (PROM). Desde entonces se han desarrollado una gran variedad de estos circuitos integrados algunos de ellos pueden contener hasta 10,000 compuertas lógicas [1], [2], [3]. Actualmente existen PLD de alto nivel creados con el objeto de agrupar una mayor cantidad de dispositivos en un circuito. Esto disminuye el espacio y costo del sistema, además de ofrecer una mejora sustancial en el diseño de sistemas complejos, al incrementar las frecuencias de operación, brindando a los diseñadores la oportunidad de desarrollar productos con mayor rapidez y realizar cambios en el diseño

8 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel sin afectar la lógica, agregando periféricos de entrada/salida sin consumir una gran cantidad de tiempo, dado que los circuitos son programables en el campo de trabajo [4]. Los arreglos de compuertas programables en campo (FPGA) forman parten de los PLD de alto nivel, los cuales están constituidos por circuitos integrados lógicos de alta densidad y velocidad que pueden ser programados [1]. Por lo anterior y debido a que potencialmente provee soluciones de programación de bajo costo en aplicaciones generalmente desarrolladas mediante controladores fijos, el FPGA ha experimentado en el mercado un crecimiento [4], [5]. I.2 Planteamiento del problema Actualmente las aplicaciones de la electrónica de potencia en la industria moderna requieren de sistemas electrónicos de mayor potencia, que permitan la conversión entre las diferentes formas en las que se maneja la energía eléctrica. Ante esta exigencia se ha desarrollado una nueva tecnología para la generación de una onda periódica a partir de varios niveles de tensión de CD, denominada tecnología multinivel. La tecnología multinivel se basa en convertidores de potencia constituidos por dispositivos de potencia, los cuales pueden operar a tensiones y niveles de potencia medios generando una señal de tensión con una distorsión armónica menor a la obtenida con los convertidores convencionales. A medida que se incrementa el número de niveles en el inversor, la señal reproducida se acerca a una senoide perfecta. Por lo tanto, la distorsión armónica de la salida disminuye aproximándose a cero. Sin embargo, el control de los inversores multinivel usualmente se realiza mediante estrategias de modulación del ancho del pulso (PWM) basadas en m-1 señales portadoras (triangulares) de la misma amplitud, para reproducir m número de niveles de tensión, además de emplear otras técnicas que implican mayor dificultad de implementación al incrementarse el número de niveles de tensión que se desean utilizar. Generalmente, el sistema de generación del patrón de conmutación en los inversores multinivel puede utilizar etapas digitales y analógicas, las cuales ocupan un espacio considerable en el área de diseño y en ocasiones son muy complicadas de implementar, además de dificultar las opciones de detección de fallas con rapidez. En los últimos años, como una solución a la dificultad de implementación de la etapa analógica, se han desarrollado sistemas basados en procesadores digitales de señales, que si bien aún se consideran sistemas con un costo relativamente elevado en aplicaciones de baja y media escala presentan ventajas en sistemas de electrónica de potencia. En la actualidad, la mayoría de las soluciones planteadas en la generación de los patrones de conmutación en inversores multinivel emplean procesadores digitales de señales (DSP) para controlar el encendido o apagado de los interruptores de potencia. Sin embargo, esta aplicación requiere DSP s con mayor capacidad de procesamiento lo que provoca un aumento en el costo del sistema de control resultando una opción que se aplica pero resulta todavía compleja de implementar. Un problema más complicado se presenta 2

9 Antecedentes en aplicaciones de topologías multinivel híbridas donde se requieren dos DSP s que trabajen en conjunto como maestro y esclavo en el control de los inversores [6]. I.3 Objetivos Objetivo general Desarrollar una estrategia de modulación PWM en un FGPA con aplicación en inversores multinivel en cascada. Además, de un análisis teórico relacionado con el contenido armónico producido por la estrategia PWM propuesta y su validación mediante simulaciones y resultados experimentales. Objetivos particulares Realizar una búsqueda bibliográfica enfocada al tema. Estudiar la topología de inversores multinivel en cascada. Analizar la estrategia de modulación multiportadoras y determinar las ventajas y desventajas que presenta. Proponer una estrategia PWM aplicada a inversores multinivel en cascada de fácil implementación y que cumpla con los requerimientos en la reproducción de los niveles de tensión. Realizar un análisis detallado de los parámetros importantes de la estrategia de modulación propuesta. Determinar la factibilidad del componente FPGA en la generación de una cantidad mayor de señales PWM. Validar la estrategia de modulación mediante resultados experimentales obtenidos utilizando un inversor multinivel trifásico en cascada de siete niveles. Realizar una comparación entre la estrategia PWM de portadoras con corrimiento en fase y la estrategia PWM propuesta. I.4 Alcances a) Analizar las estrategias PWM multiportadoras reportadas en la literatura técnica, con el fin de determinar la mejor opción para una implementación digital. b) Desarrollar en un FPGA una estrategia PWM que genere las señales de conmutación de un inversor convencional y multinivel para formar los niveles de tensión requeridos. 3

10 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel I.5 Metodología El trabajo de tesis contempla dos actividades necesarias para cumplir con el objetivo general planteado al inicio de la investigación. Estas actividades comprenden una etapa teórica y una etapa práctica que en conjunto permiten realizar un estudio comparativo y de desempeño sobre la estrategia PWM propuesta, además de determinar las ventajas que se obtienen al implementarla en un FPGA. Etapa teórica Esta actividad consiste en realizar un estudio detallado de las posibles soluciones que se encuentran reportadas en la literatura, con la finalidad de determinar cual es la más adecuada para el desarrollo del trabajo de investigación. La elaboración de esta actividad se aprobará mediante el paquete matemático MATLAB y mediante una comparación de resultados obtenidos con el paquete de simulación PSPICE. Etapa experimental Esta actividad consiste en validar el análisis teórico y las simulaciones desarrolladas mediante pruebas experimentales obtenidas con un prototipo de laboratorio. El cual esta constituido por un inversor multinivel en cascada de siete niveles. Las pruebas experimentales consistirán en variar el número de niveles de tensión, así como los parámetros que se encuentran relacionados con el desempeño de la estrategia PWM (índice de modulación, frecuencia de conmutación, etc.). I.6 Estado del arte I.6.1 Inversores multinivel El inversor en la electrónica de potencia tiene la función de convertir una tensión de entrada de CD en una tensión de CA, con la magnitud y frecuencia deseadas. Sin embargo, en años recientes las aplicaciones de electrónica de potencia en generación, transmisión y distribución de energía han comenzado a demandar equipos que alcanzan niveles de potencia de megawatts [7]. Esto lleva al desarrollo de nuevas topologías que empleen dispositivos capaces de operar en rangos de frecuencias medias y soporten niveles de tensión y corriente elevados. En la figura I.1 se muestran algunas de las aplicaciones de los dispositivos de potencia y su intervalo de operación. Como una respuesta a las necesidades arriba mencionadas, se desarrolló la topología multinivel. Esta incluye arreglos de dispositivos de potencia (IGBT o MOSFET) alimentados con fuentes de energía de CD. Estos arreglos se agrupan en módulos, que en conjunto y mediante un adecuado patrón de conmutación generan niveles de tensión que asemejan una señal de tensión de CA, tal como se observa en la figura I.2. Las ventajas que presenta el utilizar esta topología son: menores esfuerzos de tensión en los dispositivos, una estructura modular y la disminución en el contenido armónico de la forma de onda de tensión generada. 4

11 Antecedentes Capacidad [VA] Frecuencia de operación[hz] Figura I.1. Aplicaciones de los dispositivos de potencia [8]. Hasta el momento, se han reportado en la literatura técnica tres topologías básicas de inversores multinivel: 1) inversores multinivel de diodos de enclavamiento; 2) inversores multinivel de condensadores flotantes; 3) inversores en cascada [7], [9], [10], [11]. En general estas topologías se emplean en sistemas de bombeo, compresores, tracción eléctrica, compensación de potencia reactiva y armónicos [7], [11]. Además, de fuentes de respaldo y de poder, accionadores de máquinas eléctricas, entre otras. I Inversores multinivel de diodos de enclavamiento Esta topología aparece reportada en la literatura técnica en el año de 1991 en aplicaciones relacionadas con prototipos de laboratorio, debido a los problemas de desequilibrio en los condensadores [7], [13]. Este inversor consiste de (m-1) condensadores en el bus de CD, donde cada condensador debe mantener una tensión de V CD /(m-1). Además, requiere de (m-1)*(m-2) diodos de enclavamiento, los cuales deben bloquear la tensión del condensador [7] [11]. En la figura I.3 se muestra la estructura de un inversor multinivel con diodos de enclavamiento de 3 niveles. Bus de condensadores V 4 V 3 V 2 V 1 -V 2 -V 3 -V 4 Nivel 7 Nivel 6 Nivel 5 Nivel 4 Nivel 3 Nivel 2 Nivel 1 V + V - Figura I.2. Forma de onda característica de un inversor multinivel. 5

12 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel donde: m = número de niveles de tensión V CD = tensión de alimentación en CD Ventajas Las ventajas y desventajas que presenta esta topología son las siguientes [7], [11]: La eficiencia puede ser alta si se consigue que los dispositivos conmuten a la frecuencia de la fundamental. El flujo de potencia reactiva puede ser controlado. Los métodos para la secuencia de activación de los interruptores son simples. Desventajas Si el número de niveles es elevado, la cantidad de diodos aumenta de forma tal que el inversor se torna muy complejo de construir. Es difícil controlar el flujo de potencia real para inversores individuales. Debido a que sólo se obtiene energía de los condensadores, esto provoca un desequilibrio en el bus de CD. V CD 2 S 11 C 1 D 1 V CD N S 13 A S 12 D 1 ' C 2 V CD 2 S 14 0 Figura I.3. Inversor multinivel con diodos de enclavamiento. I Inversores multinivel con condensadores flotantes En esta topología, los diodos de enclavamiento se sustituyen por condensadores, los cuales a través de las posibles combinaciones de conexión generan la tensión de salida, lo que permite obtener un sistema redundante [7], [11]. Sin embargo, los problemas para mantener equilibradas las tensiones asociadas a los condensadores evitan que la topología 6

13 Antecedentes se desarrolle en aplicaciones de potencia media. El bus de CD consta de (m-1) condensadores y requiere de (m-1)(m-2)/2 condensadores auxiliares por fase, donde cada condensador debe mantener una tensión de V CD /(m-1), al igual que en la topología anterior. En la figura I.4 se presenta la estructura de un inversor multinivel con condensadores flotantes de 3 niveles. Las ventajas y desventajas de esta topología son las siguientes [7], [11]: Ventajas Posee una gran cantidad de condensadores de almacenamiento que pueden servir de respaldo cuando se tiene un corte de energía. Provee diferentes combinaciones de conmutación para balancear los niveles de tensión. Con esto también se obtiene un balance en las pérdidas de conmutación y conducción en los interruptores. El flujo de potencia activa y reactiva puede controlarse, lo cual hace al inversor candidato para aplicaciones bidireccionales en corriente. La eficiencia puede ser alta debido a que los interruptores pueden conmutar a la frecuencia de la componente fundamental del patrón PWM. V CD 2 S 11 C 2 S 13 V CD N C 1 A S 12 C 2 V CD S Figura I.4. Inversor multinivel con condensadores flotantes. Desventajas El número excesivo de condensadores hace al inversor muy voluminoso cuando el número de niveles es grande. El control del inversor es complicado debido al desequilibrio presente en los condensadores, siendo un problema serio en aplicaciones como filtro activo, ya que debe compensar armónicos. 7

14 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel I Inversores multinivel con inversores en cascada Los inversores multinivel en cascada están constituidos por inversores puente completo conectados en serie, lo cual permite a los interruptores de potencia manejar sólo una porción de la tensión total del sistema. Esta topología se utilizó en un principio como accionador de motores y en la compensación de energía reactiva y armónicos. En la actualidad su mayor aplicación se encuentra en la tracción eléctrica y en la generación de tensiones de CA a partir de fuentes de energía de CD [14], [15], [16]. En la figura I.5 se muestra el esquema de un inversor multinivel en cascada de 5 niveles. S 11 S 14 V CD1 V A S 12 S 13 S 21 S 24 V CD2 0 S 22 S 23 Figura I.5. Inversor multinivel con inversores en cascada. Una de las principales desventajas que presenta la topología multinivel con inversores en cascada es el utilizar fuentes de tensión aisladas. Una solución a este problema se plantea en [17], la cual consiste en una sola fuente de tensión y agregar transformadores a la salida de cada inversor, como se muestra en la figura I.6. Con esto se evita el uso de fuentes de tensión aisladas. Esta solución es adecuada para filtros activos serie en donde estos transformadores de salida pueden utilizarse como el punto de conexión entre la línea y el convertidor. I.6.2 Estrategias PWM En electrónica de potencia, la modulación del ancho de pulso se utiliza como una señal de control para el encendido o apagado de los interruptores de potencia que conforman al convertidor [11]. Una de las estrategias de modulación más utilizadas es el PWM senoidal, la cual opera en sincronía con la línea de alimentación y facilita su implementación. Esta estrategia presenta el inconveniente de producir componentes armónicas de alta frecuencia y una atenuación en la componente fundamental [18]. Además, sólo se aplica en inversores que generan dos o tres niveles de tensión en la forma de onda de salida. 8

15 Antecedentes V A V B V C S 11A S 14A S 11B S 14B S 11C S 14C S 12A S 13A S 12B S 13B S 12C S 13C V CD S 21A S 24A S 21B S 24B S 21C S 24C S 22A S 23A S 22B S 23B S 22C S 23C Figura I.6. Variante de la topología de inversores multinivel en cascada. Por lo tanto, para la aplicación de inversores multinivel, se han realizado modificaciones a la estrategia PWM senoidal, PWM programado [18] y a la estrategia vectorial [12] con la finalidad de generar los patrones de conmutación de los interruptores de potencia. Las variantes obtenidas de éstas han permitido realizar una serie de clasificaciones, esto se puede observar en la figura I.7, donde se tienen cuatro grupos constituidos por: estrategia multipasos, PWM senoidal, PWM programado y PWM vectorial [32]. A su vez el PWM senoidal se subdivide en dos grupos: portadoras desfasadas y disposición de portadoras [11]. N Frecuencia Fundamental Técnicas de modulación multinivel PWM Senoidal PWM Programado PWM con multiportadoras desfasadas PWM con disposición de portadoras PWM Vectorial Figura I.7. Clasificación de las estrategias PWM en inversores multinivel. Una ramificación más completa de las diferentes estrategias PWM aplicadas en inversores multinivel se presenta en la figura I.8. Las consideraciones tomadas para 9

16 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel realizar la clasificación se basan en dos tipos: modulación del ancho de pulso y la estrategia escalonada o programada [19]. Estrategias de control en inversores multinivel Modulacion del ancho de pulso (PWM) Escalonada lazo abierto lazo cerrado Controlador de corriente de histéresis Controlador de corriente lineal Controlador digital de corriente de banda muerta Controlador de corriente optimizado Otras técnicas diferentes Senoidal Vectorial Sigma-delta Eliminación armónica Figura I.8. Clasificación de las estrategias de modulación multinivel. Si bien existen muchas clasificaciones en las estrategias PWM, sólo se revisará la basada en multiportadora por ser una de las estrategias más empleadas en los sistemas industriales y en los inversores multinivel en cascada [7]. I Estrategia PWM multiportadora Esta estrategia de modulación es una variante de la estrategia PWM sinusoidal. Su principio de funcionamiento esta basado en la comparación de una señal sinusoidal de referencia con m-1 señales portadoras (triangulares) de la misma amplitud y frecuencia, lo que permite reducir el contenido armónico de la señal de tensión de salida [7], [19], [20]. Por lo mismo, es una estrategia muy utilizada en aplicaciones industriales y cuenta con un número considerable de variantes, las que se clasifican en dos categorías: Estrategia de disposición de portadora Estrategia PWM de portadoras con corrimiento en fase Estrategia de disposición de portadora La mayoría de las estrategias de modulación PWM basadas en portadoras se generan a partir de la estrategia presentada en [6], [21], donde la señal de referencia se 10

17 Antecedentes compara con señales portadoras apiladas de la misma amplitud. Las variantes más importantes de esta estrategia son: 1. Disposición opuesta en fase (POD): las señales triangulares que se encuentran por encima del punto cero tienen un corrimiento en fase de 180 con respecto a las señales triangulares por debajo del punto cero. 2. Disposición en fase (PD): todas las señales portadoras están en fase. Típicamente estas estrategias se utilizan en la topología de inversores multinivel con diodos de enclavamiento por que el número de niveles producidos es pequeño. En la figura I.9, se muestran las dos variantes de la estrategia de disposición de portadora. Senoidal Tri 1 Tri 2 Tri 3 Tri 4 Senoidal a) Tri 1 Tri 2 Tri 3 Tri 4 b) Figura I.9. Variantes de la estrategia de disposición de portadora: a) PD; b) POD. 11

18 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel Estrategia PWM de portadoras con corrimiento en fase Esta estrategia de modulación se caracteriza por emplear corrimientos entre las señales portadoras, tal como se muestra en la figura I.10, para posicionar el rizo de conmutación a una frecuencia mayor a la frecuencia de conmutación [7]. Estos corrimientos se determinan mediante la ecuación I.1 y la localización del rizo de conmutación con la ecuación I.2. Además, reduce el contenido armónico de la señal de tensión de salida [7] [19] [20] [33]. Su campo de aplicación se desarrolla en inversores multinivel en cascada, en los que permite obtener cierto grado de libertad en la asignación de las señales de conmutación, y en la topología con condensadores flotantes. 360 ϕ = (I.1) 2n donde: n = número de señales portadoras por fase ϕ = ángulo de corrimiento en fase de la portadora En general las estrategias PWM, empleadas en las topologías multinivel, presentan la desventaja de aumentar su complejidad de implementación a medida que se busca sintetizar una onda de tensión sinusoidal con un mayor número de niveles. Debido a que utilizan etapas constituidas generalmente por elementos analógicos, lo cual incrementa el tamaño e influye en la dificultad de la localización de fallas y en una disminución en la capacidad de modificación del sistema [11]. f rizo = n f (I.2) SW donde: f SW = frecuencia de conmutación de la portadora f rizo = frecuencia del rizo en la tensión de salida Tri 1 Tri 2 Tri 3 Tri 4 Senoidal Figura I.10. Estrategia de modulación de portadoras con corrimiento en fase. En la tabla I.1 se muestra que para generar una tensión de salida de 5 niveles se necesitan 4 señales portadoras, para generar una señal de tensión de 7 niveles se requieren de 6 señales portadoras y así sucesivamente. Así pues, es necesario desarrollar una 12

19 Antecedentes estrategia PWM que facilite la reproducción de m niveles de tensión sin la dificultad que implica la generación de m-1 señales portadoras. Tabla I.1. Señales portadoras necesarias por rama en un CMLI. Número de niveles Reproducidos Número de señales portadoras/rama Localización del rizo de conmutación Ángulo ϕ de desplazamiento 3 2 2*f SW *f SW *f SW *f SW *f SW *f SW m m-1 n*f SW 360 /n Por lo tanto, en los últimos años el enfoque de las investigaciones sobre las estrategias de modulación ha consistido en minimizar la complejidad de la implementación y disminuir el contenido armónico en la señal de salida. I.7 Justificación Actualmente, la tecnología digital aumenta debido a la búsqueda de nuevos sistemas electrónicos más compactos, con una mayor versatilidad y más completos. Estos sistemas tales como: teléfonos celulares, agendas electrónicas, calculadoras de bolsillo, computadoras portátiles, dispositivos de comunicación y equipos de video, entre otros, han minimizado su tamaño con el desarrollo de la microelectrónica, logrando integrar en un sólo circuito una cantidad considerable de dispositivos, mejorando los parámetros de velocidad, confiabilidad, consumo de potencia y sobre todo el área de diseño [1]. Existen diferentes tipos de dispositivos lógicos programables (PLD) que emplean la tecnología SOC (System On Chip) para diseñar sistemas. Entre los cuales destaca el FPGA por su facilidad de programación y bajo costo, en comparación con los circuitos integrados para aplicaciones específicas (ASIC). En los últimos años, el desarrollo de la tecnología SOC se ha empleado en el control de sistemas con niveles de potencia bajos. Así como también en sistemas de transmisión y conversión de energía, donde los niveles de potencia requeridos son más elevados. Por lo tanto, en este trabajo se desarrolla en un FPGA una estrategia PWM con la finalidad de determinar las ventajas y desventajas que implica el utilizar este dispositivo en la aplicación de un inversor multinivel. El uso de la tecnología de arreglos de compuertas programables en campo permite integrar en un sólo dispositivo los procesos de generación de los patrones de conmutación 13

20 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel y el tiempo muerto entre los interruptores de una misma rama del inversor. Esta integración de estos procesos se lleva a cabo mediante lenguajes de descripción de hardware (HDL), el cual facilita las modificaciones o renovaciones del sistema. La solución propuesta en este trabajo de tesis se muestra en un diagrama a bloques en la figura I.11. Esta estructura esta compuesta por un FPGA, el cual se encarga de generar los patrones de conmutación para el control de los interruptores del inversor multinivel en cascada. Tensión de alimentación 3.66 : 1 puente rectificador filtrado capacitivo convertidor multinivel filtro pasabajas 220V CA C BUS C A R G A DSP SINCRONIA FPGA PWM's Figura I.11. Diagrama a bloques de la estructura propuesta I.8 Aportaciones Las principales aportaciones obtenidas con el trabajo de investigación, se enfocan al desarrollo de una estrategia PWM aplicada a la topología multinivel de inversores en cascada. Entre ellas destacan: Un estudio de integración del dispositivo FPGA en la aplicación de convertidores de potencia, en particular en el área de calidad de la energía para la generación de las señales de conmutación PWM. Este dispositivo facilita el control de los interruptores del inversor multinivel y permite realizar modificaciones al algoritmo de control mediante programación en cuestión de segundos. El desarrollo de una estrategia PWM aplicada a inversores multinivel. Esta estrategia propuesta presenta la característica de generar el número de patrones de conmutación requeridos a partir de corrimientos aplicados al patrón PWM sinusoidal. Aunque ya existen estrategias de modulación para estos inversores, éstas requieren de una mayor cantidad de etapas de generación que dificultan su implementación. La elaboración de un programa que facilita la generación de los patrones de conmutación en un inversor convencional monofásico y trifásico, así como también en la topología multinivel de inversores en cascada. 14

21 CAPÍTULO II Estrategia de modulación En este capítulo se mencionan los aspectos generales de la topología multinivel con inversores en cascada entre los que destacan la secuencia de conmutación de los interruptores y las consideraciones de diseño. Además, se analiza la estrategia de modulación propuesta de este análisis se obtiene una expresión matemática que describe el comportamiento de los principales armónicos en la señal de tensión. II.1 Inversor multinivel en cascada El inversor multinivel en cascada (CMLI por sus siglas en inglés) aparece reportado por primera vez en los años setentas [7] con el nombre de puentes completos conectados en serie y alimentados con fuentes de CD independientes. Sin embargo, hasta finales de los años noventas, el Dr. Peng propone la conexión en serie de inversores puente completo alimentados en tensión para el manejo de alta tensión y alta potencia, tales como: sistemas de transmisión flexibles de CA (FACTS), acondicionadores de línea y en compensación serie [22]. Actualmente, los inversores multinivel en cascada han ampliado su campo de aplicación a vehículos eléctricos, laminadores, molinos, bombeo, sopladores, compresores, distribución y transmisión de potencia, rectificadores PWM, convertidores CD/CD, vehículos de combate militar y en la generación de corriente alterna a partir de fuentes de energía como: super-condensadores, baterías, celdas de combustible o sistemas fotovoltaicos [7], [22], [23]. II.1.1 Análisis del inversor La topología multinivel de inversores en cascada esta constituida por inversores puente completo alimentados en tensión, los cuales requieren de una adecuada señal de control que determine el estado de conmutación de los interruptores de potencia para reproducir una forma de onda de m niveles [7], [22]. A medida que el número de niveles en el inversor incrementa de manera natural la señal reproducida se acerca más a una senoide perfecta. En consecuencia, la distorsión armónica disminuye aproximándose a

22 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel cero. Sin embargo, el incremento en el número de niveles aumenta la complejidad del sistema e introduce problemas de desequilibrios en los condensadores del bus de CD. Para comprender con mayor detalle el punto anterior, en la figura II.1 se muestra una forma de onda de 5 y otra de 25 niveles de tensión. En esta figura se observa que la señal reproducida por el segundo inversor se aproxima de manera más exacta a la señal deseada Aproximación generada con el inversor THD = 19.20% Aproximación generada con el inversor THD = 4.25% Tensión (V) 0 Tensión (V) Señal deseada tiempo (ms) -200 Señal deseada tiempo (ms) a) b) Figura II.1. Aproximación sinusoidal con el inversor multinivel: a) 5 niveles, b) 25 niveles. Para determinar el número de niveles de tensión reproducidos en esta topología, es necesario conocer el número de fuentes de CD que integran al sistema [7], [15], [24], tal como se observa en la ecuación (II.1). donde: s = número de fuentes de CD m = número de niveles de tensión m= 2s+ 1 (II.1) Así, la tensión total de salida entre fase y neutro se obtiene por medio de la suma de las tensiones individuales que cada inversor proporciona [22], [24], quedando definida en la ecuación (II.2), de la siguiente manera: V = V +V +V +...V +V (II.2) AN A1 A2 A3 ( s-1) s Por otro lado, la generación de los niveles de tensión en cada inversor depende de una selección en la secuencia de disparo de los interruptores como la mostrada en la tabla II.1. Esta secuencia es sólo una de las posibles combinaciones ya que esta topología tiene la característica de desarrollar estados redundantes de tensión para sintetizar la forma de onda sinusoidal de salida. 16

23 Análisis del Inversor Multinivel Tabla II.1. Estados de conmutación en un inversor de 3 niveles. V out Estados de conmutación S 11 S 12 S 13 S 14 +V CD V CD En la figura II.2 se muestran los tiempos de conmutación en un inversor puente completo, basados en la tabla II.1, y el tiempo muerto que debe existir entre los interruptores de una misma rama del inversor. En este caso entre los interruptores S 11 y S 12, S 13 y S 14. La magnitud del parámetro del tiempo muerto depende directamente del dispositivo de conmutación utilizado. Con base en la combinación de señales es posible generar tres niveles de tensión, como se observa en la figura II.2-b. S 11 S 14 V CD A B S 12 S 13 a) +V CD V AB -V CD S 11 S 13 S 12 S 14 t m t m b) Figura II.2. Secuencia de disparo de los interruptores: a) Inversor puente completo; b) patrón de conmutación. Para reproducir una señal constituida por un mayor número de niveles de tensión se muestran las tablas II.2 y II.3. En ellas se presentan los estados de conmutación de un 17

24 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel inversor multinivel en cascada de 5 y 7 niveles de tensión, constituidos por dos y tres inversores en serie respectivamente. S 11 S 14 V CD1 V A S 12 S 13 S 21 S 24 V CD2 0 S 22 S 23 Figura II.3 Inversor multinivel en cascada de 5 niveles V A0 Tabla II.2. Estados de conmutación en un inversor de 5 niveles. Estados de conmutación S 11 S 12 S 13 S 14 S 21 S 22 S 23 S 24 +2V CD V CD V CD V CD Los estados de conmutación mostrados en las tablas se determinan con base en los inversores de las figuras II.3 y II.4. V A0 Tabla II.3. Estados de conmutación en un inversor de 7 niveles. Estados de conmutación S 11 S 12 S 13 S 14 S 21 S 22 S 23 S 24 S 31 S 32 S 33 S 34 +3V CD V CD V CD V CD V CD V CD

25 Análisis del Inversor Multinivel S 11 S 14 V CD1 V A S 12 S 13 S 21 S 24 V CD2 S 22 S 23 S 31 S 34 V CD3 0 S 32 S 33 Figura II.4 Inversor multinivel en cascada de 7 niveles. En lo que respecta a la estructura trifásica, la salida de cada uno de los inversores monofásicos en cascada puede conectarse tanto en delta como en estrella [22]. La figura II.5 muestra el diagrama esquemático de un inversor de cinco niveles conectado en estrella utilizando dos puentes completos por fase S 11A S 14A S 11B S 14B S 11C S 14C V A1 V A V B1 V B V C1 V C S 12A S 13A S 12B S 13B S 12C S 13C S 21A S 24A S 21B S 24B S 21C S 24C V A2 V B2 V C2 S 22A S 23A S 22B S 23B S 22C S 23C N Figura II.5. Estructura trifásica de un inversor multinivel en cascada. 19

26 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel Tensión de salida (7 niveles) 100V/DIV Figura II.6. Tensión línea a línea en un inversor multinivel en cascada En este caso, la tensión de salida V AN de la fase A, se obtiene mediante la suma de la tensión V A1 y la tensión V A2 y así sucesivamente como se mostró en la ecuación (II.2). De la misma manera se obtienen las tensiones para las fases B y C. Teóricamente, el número máximo de niveles de tensión entre fases f que se puede obtener en un inversor multinivel en cascada trifásico está determinado por la ecuación (II.3) [7]. f=2m-1 (II.3) Por lo tanto, para un inversor multinivel en cascada trifásico de 7 niveles fase a neutro se traducen en 13 fase a fase como se ilustra en la figura II.6. En la tabla II.4 se muestra el número de niveles obtenidos entre fases en un inversor multinivel en cascada trifásico conforme aumenta el número de inversores en el sistema de potencia. Tabla II.4. Niveles de tensión en un inversor multinivel en cascada trifásico. Número de inversores (s) Número de niveles fase/neutro (m) Número de niveles fase/fase (f) s=(m-1)/2 m=(2s+1) f=(2m-1) 20

27 Análisis del Inversor Multinivel II.1.2 Consideraciones de diseño Debido a la configuración de la topología las consideraciones de diseño en un inversor multinivel con inversores en cascada se pueden reducir a las de un inversor puente completo. Los parámetros más importantes que influyen en el desempeño del inversor se mencionan a continuación. II Filtro LC de salida La señal de tensión reproducida por el inversor presenta una forma PWM, la cual contiene una componente de alta frecuencia debido a las conmutaciones de los interruptores de potencia. Para atenuar esta componente y suavizar la forma de onda de salida, se utiliza un filtro pasabajas de segundo orden [25]. Por lo tanto, la función principal de este filtro es disminuir al máximo los armónicos de alto orden sin afectar a la frecuencia fundamental de salida del inversor. Existen diversas configuraciones de filtros pasivos que se pueden utilizar en la salida del inversor [11]. Sin embargo, la selección de la estructura más adecuada debe realizarse con base en los siguientes requerimientos: Atenuar al máximo los armónicos más significativos Transferir la señal fundamental con la menor atenuación posible Reducir el tamaño y peso de los elementos del filtro Minimizar el costo de implementación Una estructura usualmente empleada en aplicaciones de inversores de potencia es el filtro L-C [25] [28]. La función de transferencia de este filtro esta definida mediante la ecuación (II.4). H() s = s ω ω ω 0 s Q (II.4) De la ecuación anterior se desprenden dos términos más que son: la frecuencia de resonancia ω 0 y el factor de calidad Q del filtro determinados mediante la ecuación II.4a y II.4b. Con base en estas ecuaciones se puede observar que la frecuencia de resonancia del filtro está en función de los elementos L y C; mientras que el factor de calidad depende también de la carga. En [25] se presenta un análisis detallado de los parámetros que deben tomarse en cuenta para la selección del filtro de salida. 1 ω 0 = (II.4a) LC C Q= R (II.4b) L 21

28 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel II Bus de CD Existen fenómenos transitorios provocados por la conexión y desconexión de cargas o por maniobras de interruptores de potencia en los sistemas eléctricos. Estos fenómenos introducen fluctuaciones de tensión en las terminales del condensador que alimenta al inversor [34]. Por lo tanto, es necesario dimensionar al condensador con un valor óptimo que permita mantener la tensión de salida en un nivel adecuado ante transitorios. Generalmente, el valor de capacidad que debe contener el condensador utilizado como fuente de tensión en un inversor se determina con base en la energía demandada por la carga [11] o mediante un valor de rizado en la tensión de salida propuesto [29], [30]. En ambos casos se toma como referencia la energía almacenada, la cual está definida mediante la ecuación (II.5). 1 E= CBUSV 2 2 C (II.5) donde: E = energía almacenada en el condensador en joules C BUS = capacidad del condensador en faradios = tensión en el condensador en volts V C Para obtener el valor de la capacidad total requerida por una topología multinivel con inversores en cascada es necesario considerar que su estructura está compuesta por una mayor cantidad de condensadores. Esto permite que la energía que demanda la carga se distribuya entre el número de condensadores del sistema. Por lo tanto, es necesario considerar el número de condensadores por fase que integran al inversor obteniendo la siguiente ecuación. 2 Pf t CBUS = 2 2 sv ( max Vmin ) (II.6) donde: P f = potencia total de la carga en VA t = tiempo de compensación en segundos Existen otras alternativas para el cálculo de la capacidad del bus de CD descritas con detalle en [16], ó en [22] para la aplicación de filtros activos. Sin embargo las consideraciones que se deben tomar en la selección del método más adecuado dependen directamente de la aplicación y de si existe una etapa de regulación del bus de CD. II Diseño térmico Un factor importante a considerar en el diseño y construcción de cualquier sistema electrónico de potencia es lo concerniente al diseño térmico, cuyo objetivo consiste en evitar que bajo las peores condiciones de carga se alcance la temperatura de unión máxima provocando la destrucción del dispositivo. 22

29 Análisis del Inversor Multinivel Para desarrollar el diseño térmico de un inversor puente completo, se parte del modelo térmico de la figura II.7. En la cual se puede observar la representación térmica de los cuatro interruptores de potencia con sus respectivos diodos en antiparalelo englobada en el término P TOTAL y donde la variable de interés es la resistencia térmica disipadorambiente R θda. La resistencia térmica disipador-ambiente para cada interruptor esta definida por la ecuación (II.7). T T R = R + R (II.7) ( ) J A θda θjc θcd PTOTAL donde: T J = temperatura de unión. T A = temperatura ambiente. R θjc = resistencia térmica unión encapsulado. R θcd = resistencia térmica encapsulado disipador. R θda = resistencia térmica disipador ambiente. P TOTAL = potencia total disipada. Para evaluar la resistencia térmica es necesario conocer las pérdidas disipadas por los dispositivos de potencia tanto del transistor IGBT como el diodo en antiparalelo [26]. La potencia total disipada por cada IGBT esta determinada por la suma de las pérdidas en conducción P cond, más las pérdidas por conmutación P SW, quedando definida esta expresión en la ecuación (II.8). PIGBT = Pcond + PSW (II.8) La ecuación (II.8a) determina las pérdidas en conducción en el dispositivo IGBT Pcond = VCESIPD (II.8a) P TOTAL T J P TOTAL P TOTAL P TOTAL T J T J T J R θjc R θjc R θjc R θjc T C T C T C T C R θcd R θcd R θcd R θcd R θda Figura II.7. Modelo térmico del inversor puente completo T A 23

30 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel y la ecuación (II.8b) las pérdidas por conmutación SW ( SW ( on) SW ( off )) P = E +E f (II.8b) donde: I P = valor pico de la corriente sinusoidal en la salida. D = ciclo de trabajo V CES = tensión colector-emisor en saturación. E SW(on) = energía de conmutación en el encendido del IGBT. E SW(off) = energía de conmutación en el apagado del IGBT. f SW = frecuencia de conmutación de los semiconductores. El ciclo de trabajo se calcula a partir del tiempo total de encendido de cada uno de los interruptores durante un ciclo completo PWM. El ciclo de trabajo total de una rama es la unidad debido a que las señales de disparo en los semiconductores son complementarias por lo que se puede proponer un ciclo de trabajo del 50%. Las ecuaciones para estimar la energía disipada en los interruptores por el efecto de conmutación, son las siguientes [27]: SW IV P CEton E SW ( on) = (II.9) 2 IV P CEtoff E SW ( off ) = (II.10) 2 Para determinar la potencia disipada por el diodo antiparalelo de recuperación rápida de cada IGBT, se utiliza la siguiente ecuación [26]: P = 0125(. I t V f ) (II.11) D P rr CE SW donde: V CE = tensión colector emisor. t rr = tiempo de recuperación del diodo. = pérdidas en el diodo. P D Las pérdidas totales del módulo son la suma de las contribuciones del diodo y el transistor IGBT. PTOTAL = PIGBT + PD (II.12) Una vez obtenidas las pérdidas en los diodos y los transistores IGBT, es posible calcular la resistencia térmica disipador-ambiente y seleccionar un disipador adecuado para el inversor puente completo. 24

31 Análisis del Inversor Multinivel II Selección del dispositivo de potencia La topología multinivel de inversores en cascada esta integrada por inversores puente completo alimentados en tensión. Analizando la configuración se tiene que la tensión pico de salida para cada inversor esta dada por: V O = ± V (II.13) CD Los esfuerzos en los interruptores para esta configuración corresponden sólo a una parte de la tensión total del sistema, debido a la conexión en serie de los inversores. Sin embargo, la corriente que circula por los transistores y diodos esta en función de la carga del sistema con lo que los esfuerzos en corriente son los mismos para todos los dispositivos. Por consiguiente, los interruptores de potencia y los diodos de enclavamiento se dimensionan considerando solamente la tensión de alimentación de un puente completo y la corriente de la carga del sistema. Para asegurar un funcionamiento adecuado de los dispositivos ante variaciones en el sistema se recomienda un factor de seguridad de 80% sobre los valores nominales estipulados por el fabricante [31]. Los interruptores IGBT y diodos de enclavamiento soportarán una tensión entre colector y emisor dada por: V =1.8V (II.14) CEMAX CD II Asignación de señales de disparo Las señales de disparo PWM, en esta topología multinivel, presentan cierto grado de libertad en la asignación de señales de conmutación correspondientes a los dispositivos semiconductores de los inversores en cascada, debido a los estados redundantes de tensión que se obtienen con esta topología [10]. En el presente trabajo se consideran dos inversores puente completo conectados en serie. La asignación de las señales de conmutación se muestra en la figura II.8, donde se presentan en la figura II.8a un inversor multinivel constituido por dos inversores puente completo en serie y en figura II.8b los patrones de conmutación obtenidos de la comparación de las señales portadoras con la señal sinusoidal de referencia. Como se puede observar los patrones de conmutación son distintos entre sí, debido al desfase que existe entre las señales triangulares. Con esto los patrones de conmutación S 11, S 13, S 21 y S 23 que generan los niveles de tensión positivos se forman a partir de las señales triangulares positivas comparadas con la señal de referencia y los patrones S 12, S 14, S 22 y S 24 que generan los niveles de tensión negativos se forman de la comparación de la señales triangulares negadas y la señal de referencia. 25

32 Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel S 11 S 14 V CD1 A S 12 S 13 S 21 S 24 V CD2 0 S 22 S 23 a) S 11 S 12 S 13 S 14 S 21 S 22 S 23 S 24 II.2 b) Figura II.8. Asignación de señales de conmutación: a) inversor multinivel en cascada; b) patrón de conmutación Estrategia de modulación propuesta Tal como se mencionó en el capítulo anterior, la estrategia de portadoras con corrimiento en fase (PSCPWM) tiene la desventaja de utilizar un mayor número de señales portadoras (triangulares) conforme aumenta el número de niveles de tensión que se desean reproducir. Por lo tanto, es necesario desarrollar una variante que evite la generación de las señales portadoras, reduciendo este procedimiento a un simple PWM sinusoidal. 26

33 Análisis del Inversor Multinivel II.2.1 Principio de funcionamiento El principio de funcionamiento de la estrategia PWM propuesta se basa en aplicar corrimientos en tiempo, denominados en este caso t, de la misma magnitud que el patrón PWM original y determinados con la ecuación (II.15). El diagrama a bloques que describe el desarrollo de la estrategia de modulación utilizada se muestra en la figura II.9. En esta figura se puede observar que sólo se compara una señal sinusoidal con una señal portadora (triangular) para generar el patrón de pulsos S 11. Esta señal se procesa en un bloque de retardo para obtener la señal S 13, después dicha señal se convierte en la referencia y entra a otro bloque de retardo para obtener la señal S 21 y así sucesivamente. De esta manera se asegura que los corrimientos entre las señales sean iguales; este proceso se repite dependiendo del número de niveles. Con base en lo anterior, en la figura II.10 se muestran los patrones de conmutación de un inversor multinivel en cascada de 5 niveles utilizando la estrategia de modulación propuesta. 1 t = (II.15) sf 2 SW referencia S 11 S 13 S 21 S 23 retardo retardo1 retardo2 portadora Figura. II.9. Diagrama a bloques de la estrategia PWM utilizada. Analizando la figura II.10 se observa que solo es necesario generar corrimientos entre las señales S 11, S 13, S 21 y S 23 debido a que los patrones de conmutación restantes son iguales a estas señales, pero invertidas. La aplicación de corrimientos en el patrón de conmutación PWM original permite reproducir los niveles de tensión en la topología multinivel de inversores en cascada con una mayor facilidad y evita la generación de las señales portadoras requeridas para los patrones de conmutación. Con lo anterior el costo del sistema de control se reduce y la facilidad de expansión en el número de niveles de tensión que se desean reproducir se eleva. Sin embargo, tal como se observa en la figura II.11 se presentan pequeñas concentraciones de armónicos a la frecuencia de conmutación. Por lo tanto, la estrategia PWM no cumple al 100% con las características de la estrategia de portadoras con corrimiento en fase. 27