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1 34515 Avenida Independencia, Km 14½, Boyeros, Habana, República de Cuba.

2 INFORMACIÓN DEL AUTOR: Nombre: Elier Alvarez Martín CI: Título: Correlador de la señal de GPS LCT2021A. CARACTERÍSTICAS: Compatible con el código C/A. Acumuladores de 32 bits. Resolución en la generación de la portadora de 42,57 mhz. Interfaz formada por 15 registros de longitud variable. Presenta registros para el cálculo de las pseudodistancias. APLICACIONES: Sistemas de navegación GPS. Receptores combinados GPS- GLONASS. Receptores para transferencia de tiempo. DESCRIPCIÓN GENERAL: El LCT2021A constituye un bloque fundamental en un receptor GPS. El mismo es el encargado, controlado por un microprocesador, de realizar el proceso de adquisición y seguimiento de la señal GPS. El funcionamiento del dispositivo está basado en las características de esta señal, la cual es multiplicada por una réplica de la portadora en fase y en cuadratura, la frecuencia de las réplicas puede variarse para eliminar los desplazamientos de la señal GPS debido al efecto Doppler. Posteriormente, esta señal en banda base se multiplica por el código C/A del satélite que se desea captar y este resultado se acumula en seis registros diferentes. El procesador al que se conecta este módulo es el que controla todo el proceso y es el encargado de conformar los bits que componen la trama de navegación basándose en los valores obtenidos en el proceso de acumulación. Página 2 de 9

3 Figura 1: Estructura interna del LCT2021A. TEORÍA DE OPERACIÓN: La señal de entrada a este módulo proviene de un mezclador-conversor A/D, en la forma de dos bits, uno de signo y otro de magnitud. Las cuatro combinaciones posibles de estos bits se muestran en la Tabla 1 así como los valores que estas representan. Nótese que este valor no coincide con su valor binario correspondiente. La señal de entrada es muestreada a una frecuencia de 5,714 MHz. Tabla 1. Signo Magnitud Valor Página 3 de 9

4 Estos bits se multiplican por una réplica de la portadora generada localmente empleando un DDS (Sintetizador Digital Directo) cuya resolución es de 42,57 mhz para un reloj de 5,714 MHz. Se generan dos versiones de la portadora, una en fase y la otra en cuadratura con la procedente del satélite. Es necesario poder variar la frecuencia de estas portadoras para compensar el efecto Doppler que experimenta la señal en su trayectoria y que introduce un desplazamiento de frecuencia. El registro de 27 bits CHx_CARRIER_DCO_INCR permite fijar la frecuencia de estas sinusoides de acuerdo con la Ecuación 1. _ _ _ (1) Donde: f Clk : Frecuencia del reloj del sistema. N: Número de bits del acumulador de fase (27 en este DDS). f LO : Frecuencia que se desea generar. Asimismo, el registro CHx_CARRIER_DCO_PHASE contiene el valor de la fase de la portadora generada. Este está formado por 20 bits con lo que se consigue una resolución de 0, º En el bloque Carrier Cycle Counter se lleva un conteo de la cantidad de ciclos de la portadora que han transcurrido desde la última ocurrencia de la señal de entrada TIC. La mezcla de la señal recibida con las portadoras generadas localmente se realiza en los bloques Multiplier-Decode I y Q, para obtener las señales en banda base en fase y cuadratura respectivamente. Si la fase y frecuencia de la portadora procedente del satélite y de la generada localmente coincidieran completamente, entonces toda la información estaría en la rama I; sin embargo esto generalmente no sucede, por lo que es necesaria la inclusión de una rama en cuadratura para poder tener en cuenta la disparidad de fase y frecuencia de las portadoras, así como para poder seguir las variaciones de este último parámetro. Una vez obtenidas las señales en banda base en las ramas I y Q, estas contienen, además del mensaje de navegación, el código C/A. Para eliminar este último es necesario multiplicar esta (señal en banda base) por una replica del código generado localmente. Cada satélite posee un código propio por lo que debe especificarse el número del código a generar en el registro CHx_SATCNTL según se muestra en la Tabla 2. Página 4 de 9

5 Tabla 2. No. de Código Registro CHx_SATCNTL Primeros 10 chips de código (en octal) Este módulo genera tres versiones del mismo código desfasadas medio tiempo de chip una con respecto a la otra para que el software encargado del control del sistema pueda estimar hacia donde debe desplazar la fase del código. Estas versiones se denominan EARLY, PROMPT y LATE. El resultado de la multiplicación de las señales en banda base I y Q por las versiones EARLY, PROMPT y LATE se acumulan en seis registros de 32 bits cada uno (CHx_branch_type, donde branch puede ser I o Q y type toma los valores EARLY, PROMPT o LATE) durante un ciclo del código C/A. Estos valores son leídos por el procesador, el cual toma las acciones pertinentes en concordancia con el valor de los mismos. Cuando la portadora y la versión PROMPT del código, generados localmente, coinciden en fase y frecuencia con los recibidos en la señal del satélite, entonces en el registro CHx_I_PROMPT se obtiene el valor Página 5 de 9

6 máximo de correlación, mientras que el valor en CHx_I_EARLY y CHx_I_LATE es la mitad de este. En la rama Q los valores obtenidos deben ser mínimos (idealmente cero). El reloj del generador de código C/A proviene de un DDS cuya salida es de un bit y cuyo acumulador de fase es de 26 bits, los que se especifican mediante el registro CHx_CODE_DCO_INCR. Para fijar la frecuencia de este reloj se utiliza la Ecuación 1 con N = 26. La fase de este DDS así como la del generador de código se almacenan en los registros CHx_CODE_DCO_PHASE y CHx_CODE_PHASE respectivamente. DESCRIPCIÓN DE ENTRADAS Y SALIDAS: En la Figura 2 se muestra un diagrama del LCT2021A en el cual se pueden apreciar las entradas y salidas del mismo. A continuación se describen más detalladamente estas interfaces. M_CLK (Master Clock): Entrada. Reloj de referencia del sistema. Debe ser de 5,714 MHz. CE (Clock Enable): Entrada. Habilitación de la señal del reloj activa en 1. M_RESET (Master Reset): Entrada. Señal de reinicio de todo el sistema activa en 1. Con esta señal activa, el sistema suspende su funcionamiento y reinicia todos sus procesos internos. SIGN (Sign): Entrada. Bit de signo de la señal procedente del Front End. Un valor 0 indica un signo negativo mientras que el 1, un valor positivo. MAG (Magnitude): Entrada. Bit de magnitud de la señal procedente del Front End. Un valor 0 indica una magnitud 1mientras que el 1, una magnitud 3. Los bits SIGN y MAG se unen para formar los valores mostrados en la Tabla 1 como se dijo anteriormente. TIC: Entrada. Señal activa en 1 utilizada para almacenar los valores de los registros internos del bloque simultáneamente. CHx_CARRIER_DCO_INCR(26:0): Entrada. Valor que fija la frecuencia de Figura 2: Interfaces del LCT2021A. Página 6 de 9

7 salida del DDS generador de portadora a partir de la Ecuacion 1. CHx_CODE_DCO_INCR(25:0): Entrada. Valor que fija la frecuencia de salida del reloj del generador del código C/A a partir de la Ecuacion 1. CHx_SATCNTL(5:0): Entrada. Número del código C/A que se desea generar según la Tabla 2. CHx_CODE_SLEW(10:0): Entrada. Número de medios tiempos de chip que se demorará el inicio del código C/A. CHx_CARRIER_CYCLE_COUNTER(19 :0): Salida. Registro que contiene el número de ciclos de la portadora que se han generado después de la última ocurrencia de la señal TIC. Debe leerse después de que se produzca la señal TIC. No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. CHx_CARRIER_DCO_PHASE(19:0): Salida. Registro que contiene la fase actual de la portadora que se está generando. Debe leerse después de que se produzca la señal TIC. No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. CHx_CODE_DCO_PHASE(9:0): Salida. Registro que contiene la fase actual del reloj del generador de código C/A. Debe leerse después de que se produzca la señal TIC. No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. CHx_CODE_PHASE(10:0): Salida. Registro que contiene la fase actual del código C/A. Debe leerse después de que se produzca la señal TIC. No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. CHx_EPOCH(10:0): Salida. Registro que contiene en sus seis bits más significativos el número de veces que han transcurrido 20 ms desde la ultima ocurrencia de la señal TIC en un rango de 0 a 49. De igual modo en sus cinco bits menos significativos almacena el número de milisegundos en un rango de 0 a 19. Debe leerse después de que se produzca la señal TIC. No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. Página 7 de 9

8 CHx_branch_type(31:0): Salida. Registro que almacena el valor acumulado tras el fin de un ciclo del código C/A. Branch puede ser I o Q y type puede tomar los valores EARLY, PROMPT y LATE para formar los seis registros de acumulación siguientes: CHx_I_EARLY CHx_I_PROMPT CHx_I_LATE CHx_Q_EARLY CHx_Q_PROMPT CHx_Q_LATE No existe ningún mecanismo de protección contra sobreescritura por lo que deben tomarse las medidas pertinentes en el software para no perder ningún valor. Página 8 de 9

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