TEMA 3: Entradas/Salidas. Bibliografía

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1 TEMA 3: Entradas/Salidas Bibliografía SISTEMAS DIGITALES: Ingeniería de los microprocesadores 68. Antonio García Guerra y Enrique Fenoll Comés Capítulos 7 y 8 LA FAMILIA DEL MC68 Julio Septién et all Capítulos 7 y 8 DISEÑO Y PROGRAMACIÓN DEL μp 68 Y PERIFÉRICOS Enrique Colomar Pous et all Capítulos 8 y 9 INFORMACIÓN ADICIONAL Transparencias, Documentanción Electrónica, Datasheet, Enlaces a tutoriales HTML en:

2 . DECODIFICACIÓN DE ENTRADA/SALIDA El 68 utiliza E/S mapeada en memoria Existen dos tipos de periféricos: asíncronos (específicos del 68) y los síncronos. Los periféricos asíncronos usan el bus asíncrono del MC68. Los periféricos síncronos usan el bus síncrono (E, \VMA, \VPA).

3 Según el esquemático anterior: a) Las direcciones que permiten activar la selección de via /SELVIA son A23 A22 A2 A2 A9 A8 A7 A6 A5 A4 A3 A2 A A X X X X X A9 A8 X X X X X X X X A7 A6 A5 A4 A3 A2 Selección A del registro interno. A X Rango $62-$63F b) Las direcciones que permiten activar la selección de DUART: /DUART A23 A22 A2 A2 A9 A8 A7 A6 A5 A4 A3 A2 A A X X X X X A9 A8 X X X X X X X X A7 A6 A5 A4 A3 A2 Selección A del registro interno. A X Rango $64-$65F Los periféricos sólo son accedidos en las direcciones impares (por cómo se han conectado al bus de datos). Por tanto, el microprocesador ve a los registros internos de los periféricos como posiciones de memoria sobre las que escribe o lee. $62 R $622 R VIA ---$63E R5 $64 R $642 R $65E R5 DUART A partir de la dirección BASE de un periférico, las direcciones de memoria que ocupan los diversos registros internos, Nr, (o direcciones internas) vienen determinadas por la relación: Dirección = Dirección Base + 2*Nr +

4 2. GESTIÓN DE INTERRUPCIONES EXTERNAS Los periféricos activan las entradas \IPL2- y la interrupción se procesa si la máscara de interrupción del SR es menor que el nivel solicitante. Se inicia un ciclo especial de lectura (FC2-FC= y A3-=nivel de interrupción solicitante) por el que se espera recibir el número de vector de interrupción. MC68 puede obtener el vector de forma automática (autovectorización) o manual. El modo automático (activación de \VPA). Se escogen uno de los 7 autovectores reservados de la tabla de vectores. En el modo no automático, el MC68 recibe el número de vector que el periférico ha situado en el bus.

5 3. DISPOSITIVOS DE ENTRADA/SALIDA 3.VIA 6522 La VIA es un periférico de la familia de procesadores 65Cxx cuyas capacidades son:

6 2 puertos de Entrada / Salida (PortA, PortB) de 8 bits cada uno configurables pin a pin con posibilidad de generar interrupciones cuando cambien sus entradas. Registro de desplazamiento (SHR) para realizar conversiones paralelo / serie o viceversa. 2 temporizadores / contadores de 6 bits cada uno con distintos modos de funcionamiento. registro de interrupciones capaz de activar la línea de petición de interrupción del chip. Descripción Funcional Nº Registro Código pines RSx Nombre del Registro RS3 RS2 RS RS Descripción Al Escribir Al Leer ORB / IRB Registro de Salida del PORTB ORA / IRA 2 DDRB Registro de Entrada del PORTB Registro de Salida del PORTA Registro de Entrada del PORTA Configuración de pines del PORTB como Entrada o Salida 3 DDRA Configuración de pines del PORTA como Entrada o Salida 4 TC-L 5 TC-H Byte alto del Contador del T 6 TL-L Byte bajo del Latch del T 7 TL-H Byte bajo del Latch del T 8 9 T2L-L / T2C-L T2C-H A SR Registro de Desplazamiento B ACR Registro de Control Auxiliar C PCR Registro de Control de Periféricos (Configuración de Protocolos) D IFR Registro de Flags de Interrupción E IER Registro de Habilitación de Interrupciones F Byte bajo del Contador del T Byte bajo del Latch del T2 Byte bajo del Contador del T Byte bajo del Contador del T2 Byte alto del Contador del T2 ORA / IRA Igual que el Registro pero sin Handshake

7 Puertos de Datos (PORTA y PORTB) PORTA Registro DDRA. Configura los pines de los puertos (PA[x]) como entradas o como salidas. Un en el bit i del registro DDRA, configura la línea i del registro PORTA como entrada, mientras que un la fija como salida. Registro ORA. Controla los valores físicos de aquellos pines del PORTA configurados como salidas. El pin PA[i] = ORA[i] si DDRA[i] =. Los bits de ORA asociados a pines configurados como entradas no tienen ningún efecto sobre las mismas. IRA. Permite leer los valores lógicos de los pines del PUERTOA. Existen dos modos de lectura: transparente o latch dependiendo del bit del registro ACR (=modo transparente; =modo latch). Modo transparente. La lectura del IRA refleja el valor de todos los pines del PORTA en el momento de la lectura. Modo Latch. La activación de la línea CA, provoca el almacenaje o captura de los valores lógicos de los pines PA[i] en el registro IRA. Una lectura del IRA no muestra el valor actual de las entradas, sino el del momento de la activación de las líneas CA.

8 Configuración de los pines DDRA = (Salida) Modo Transparente Operación de ESCRITURA en el registro ORA MPU escribe el nivel lógico correspondiente al nivel físico deseado para la salida en ORA DDRA = (Salida) Modo Latch DDRA = (Entrada) Modo Transparente DDRA = (Entrada) Modo Latch MPU escribe en el registro pero las líneas físicas no cambian (hasta que se modifique el DDRA) Operación de LECTURA del registro IRA MPU lee el valor lógico correspondiente al nivel físico de entrada del pin del puerto en ese momento MPU lee el valor del bit que corresponde al valor físico de la entrada en el momento de captura (la última vez que se activo la línea CA) MPU lee el valor lógico correspondiente al nivel físico de entrada del pin del puerto en ese momento MPU lee el valor del bit que corresponde al valor físico de la entrada en el momento de captura (la última vez que se activo la línea CA)

9 PORTB Registro DDRB. Configura los pines de los puertos (PB[x]) como entradas o como salidas. Un en el bit i del registro DDRB, configura la línea i del registro PORTB como entrada, mientras que un la fija como salida. Registro ORB. Controla los valores físicos de aquellos pines del PORTB configurados como salidas. El pin PB[i] = ORB[i] si DDRB[i] =. Los bits de ORB asociados a pines configurados como entradas no tienen ningún efecto sobre las mismas. IRB. Permite leer los valores lógicos de los pines del PUERTOB. Existen dos modos de lectura: transparente o latch dependiendo del bit del registro ACR (=modo transparente; =modo latch). Modo transparente. La lectura del IRB refleja el valor de todos los pines del PORTB configurados como entradas en el momento de la lectura y los bits de ORB para aquellos configurados como salidas. Modo Latch. La activación de la línea CB, provoca el almacenaje o captura de los valores lógicos de los pines PB[i] en el registro IRB. Una lectura del IRB no muestra el valor actual de las entradas, sino el del momento de la activación de las líneas CB.

10 Configuración de los pines DDRB = (Salida) DDRB = (Entrada) Modo Transparente Operación de ESCRITURA en el registro ORB MPU escribe el nivel lógico correspondiente al nivel físico deseado para la salida MPU escribe en el registro pero las líneas físicas no cambian (hasta que se modifique el DDRB) DDRB = (Entrada) Modo Latch Operación de LECTURA del registro IRB MPU lee el bit del registro ORB. El valor físico real de la línea no afecta. MPU lee el nivel de entrada del pin del puerto en ese momento MPU lee el valor del bit que corresponde al valor físico de la entrada en el momento de captura (la última vez que se activo la línea CB) Temporizadores/Contadores La VIA dispone de dos dispositivos T y T2 que pueden funcionar como temporizadores o contadores de 6 bits. Ambos temporizadores tienen modos de funcionamiento diferentes pudiendo utilizarse para: Generar un único intervalo de tiempo (T y T2). Contar impulsos en el Pin 6 del PORTB (sólo T2). Generar un intervalo de tiempo de forma continua (sólo T). Producir un único o una serie continua de pulsos en el pin 7 del PORTB (sólo T).

11 Temporizador T Dispone de 2 latches de 8 bits (TL-L y TL-H) y un contador de 6 bits (TC-L y TC-H). Los latches almacenan el dato que se cargará en el contador. El contador decrementa su contenido en cada ciclo de reloj. Cuando llega a cero, se activa el bit 6 del registro IFR (Interrupt Flag Register) y si el bit 6 de IER está a, entonces se activa IRQB#. El temporizador puede generar pulsos por la salida PB7 pero, para ello, este pin debe estar debidamente configurado como salida en el registro DDRB.

12 Operaciones de lectura/escritura sobre los registros TC-L(H): Escritura en TC-L provoca la carga de los 8 bits en el Latch del Byte bajo TL-L. Lectura en TC-L: Se transfiere el TC-L y se borra el bit 6 del IFR. Escritura en TIC-H: Se cargan los 8 bits en el Latch del Byte alto TL-H. Además provoca que el contenido de ambos latches sea transferido al contador (a TC-H y TC-L) y se inicia la cuenta atrás. El flag 6 del registro IFR se pone a. Lectura en TC-H: Se transfiere el TC-L.

13 Operaciones de lectura/escritura sobre los registros TL-L(H): No tienen ningún efecto sobre el flag 6 del IFR. Permiten leer y modificar el contenido de los registros del latch. Resumen de operaciones de R/W con los registros de latch y contador Registro Operación de Lectura Operación de Escritura Registro TC-L (Byte bajo del Se transfiere el Byte bajo del Se cargan los 8 bits en el Latch Contador T) Dirección $4 contador TC-L al MPU y se del Byte bajo TL-L. EL borra el bit 6 del registro IFR. contenido de TL-L se transfiere al TC-L cuando el Byte alto del contador se escribe en TC-H. Registro TC-H (Byte alto del Se transfiere el Byte alto del Se cargan los 8 bits en el Latch Contador T) Dirección $5 contador TC-L al MPU. del Byte alto TL-H. Además provoca que el contenido de ambos latches sea transferido al contador (a TC-H y TC-L) y se inicia la cuenta atrás. El flag 6 del registro IFR se pone a. Registro TL-L (Byte bajo del Se transfiere el Byte bajo del Se cargan los 8 bits en el Latch Latch T) Dirección $6 latch,tl-l, al MPU. No se del Byte bajo TL-L. Esta resetea el bit 6 del registro IFR. operación no se diferencia de escribir en TC-L Registro TL-H (Byte alto del Se transfiere el Byte alto del Se cargan los 8 bits en el Latch Latch de T) Dirección $7 latch(tc-h), a la MPU. del Byte alto TL-H. Se diferencia de escribir en TC-H en que no provoca que el contenido de ambos latches sea transferido al contador (a TCH y TC-L).

14 Modos de funcionamiento del temporizador T - Modo monoestable. (ACR[6]=). Si además ACR[7]= entonces el bit 7 del PORTB genera un impulso cuando el contador llega a.

15 - Modo astable. (ACR[6]=). Si además ACR[7]= se genera una onda cuadrada por la salida 7 del PORTB. (Nota: para borrar el flag es necesario leer el registro TC-L o escribir un nuevo TIC-H si se desea cambiar la frecuencia de generación de interrupciones o de la onda PB7).

16 Temporizador/Contador T2 Como temporizador sólo opera en modo monoestable. Como contador cuenta los pulsos negativos que se producen en el pin 6 del PORTB. Dispone de un registro T2L-L (sólo escritura), T2C-L (sólo lectura) y T2C-H (lectura/escritura). Cuando el contador llega a cero, se activa el bit IFR[5] y, si el bit IER[5]=, entonces, se activará la salida IRQB de la VIA (petición de interrupción).

17 Operaciones de lectura / escritura sobre los registros contador y latch

18 Resumen de operaciones de R/W con los registros de latch y contador Registro Operación de Lectura Operación de Escritura Registro T2L (Byte bajo del Se transfiere el Byte bajo del Se cargan los 8 bits en el Latch Latch de T2 si escritura y del contador al MPU y se resetea el del Byte bajo de T2. Contador T2 si lectura) bit 5 del registro IFR. Dirección $8 Registro T2H (Byte alto del Se transfiere el Byte alto del Se cargan los 8 bits en el Byte Contador T2) Dirección $9 contador al MPU. alto de T2. Además provoca que el contenido del Latch del Byte bajo pase al Byte bajo del contador y el bit 5 del IFR se resetea. El T2 se configura con el bit 5 del registro ACR - Modo monoestable: Se comporta de forma similar al T. Para que el valor lógico del flag tenga sentido, el microprocesador debe volver a cargar el Byte alto del contador para borrar el flag de interrupción. - Modo contador: El T2 cuenta un número predeterminado de pulsos negativos (flancos de bajada) en el pin 6 del PORTB6. El valor de cuenta debe ser cargada en el Byte alto del contador (T2H) el cuál pone a el bit IRF[5] y dispara la cuenta atrás del T2. Cuando T2 alcanza el, IFR[5] se activa (se pone a ) y el contador sigue decrementando con cada pulso en PB6 (flanco de bajada).

19 Para rehabilitar el flag IFR5 para las siguientes cuentas es necesario recargar el T2H del contador.

20 Interrupciones en la VIA La activación de la línea #IRQB requiere que el algún bit del registro IFR (señalizador) se active ( lógico) y que el correspondiente bit del registro IER (habilitación) esté a. Un flag de interrupción puede ser activado por condiciones internas del chip o por entradas de fuentes externas. Normalmente el flag permanecerá activado hasta que se atienda la interrupción. Todos los flags de interrupción están contenidos en el registro IFR. El bit 7 de este registro estará a en el caso de que algún flag de interrupción se haya activado permitiendo de este modo realizar cómodamente un polling a los diversos periféricos del sistema para determinar la fuente de la petición de interrupción. El registro IFR puede ser leído directamente por el microprocesador y cada flag puede ser puesto a de forma individual escribiendo directamente un sobre él o según se especifica más adelante. El bit 7 del IFR indica el estado que la salida IRQB#, y toma el valor de la siguiente función lógica:

21 Puede ser limpiado borrando todos los flags del registro IFR o inhabilitando todas las interrupciones activas. Registro IFR (Interrupt Flag Register) Dirección $D Activado por: Limpiado por: Flanco activo en CA2 Leer o Escribir en ORA* Flanco activo en CA Leer o Escribir en ORA* 8 bits desplazados en el SR Leer o Escribir en SR Flanco activo en CB2 Leer o Escribir en ORB* Flanco activo en CB Leer o Escribir en ORB* Final de cuenta de T2 Leer T2C-L o Escribir T2C-H Final de cuenta de T Leer TC-L o Escribir TC-H Cualquier interrupción habilitada Limpiar todas las interrupciones * Si el control de CA2/CB2 en el PCR está configurado como independiente de la entrada de interrupción, entonces, leer o escribir el registro de salida ORA/ORB, no limpiará el flag. En este caso, el bit debe ser limpiado escribiendo, directamente, en el IFR. Registro IER (Interrupt Enable Register) Dirección $E Bit = significa que la interrupción está inhabilitada. Bit = significa que la interrupción está habilitada. Nota: Si bit 7 =, escribir un en los bits a 6 inhabilitará la correspondiente interrupción. Si bit 7 =, escribir un en los bits a 6 habilitará la correspondiente interrupción. Si se lee este registro, el bit 7 se pondrá a y los otros bits reflejarán su estado correspondiente.

22 3.2 DUART 3.2. Descripción general La DUART 6868 está organizada en 8 secciones: buffer del bus de datos, control de operación, control de interrupciones, temporización, canales de comunicación A y B, puerto de entrada y puerto de salida.

23 Control de operación Recibe señales de la CPU (R/WN, CSN, A-A4, RESETN) y genera las operaciones internas que controlan el funcionamiento del dispositivo: RESETN, borra registros internos (SRA, SRB, IMR, ISR, OPR,OPCR), inicializa el registro IVR a $F, pone los canales de comunicación A y B inactivos y al puntero MR dirigido hacia el registro MR. A-A4, selecciona un registro interno. CSN, habilitación de chip. R/WN, Lectura/Escritura. Genera DTACKN (Periférico asíncrono) Control de interrupciones La DUART activa la señal INTRN cuando ocurre alguno de los ocho eventos internos que pueden generar interrupciones. Señal IACKN. Su activación provoca el volcado del contenido del IVR en el bus de datos (ciclo de reconocimiento de interrupciones). Registro IMR (máscara de interrupción). Registro ISR (registro de flags) Registro IVR (almacena el vector de interrupción DUART )

24 Temporización Consiste en un oscilador de cristal, un generador de baudios, un contador/temporizador programable de 6 bits, cuatro selectores de reloj y un conjunto de registros que permiten establecer los parámetros de configuración. El oscilador de cristal opera directamente con un cristal situado entre los pines X/CLK y X y genera la señal de reloj base. El BRG (generador de baudios) opera, normalmente, desde el oscilador. Su salida es una señal de reloj que tiene una frecuencia 6 veces mayor que la velocidad en baudios elegida. Permite generar velocidades de comunicación serie estándares. Registros CSRx (x=a/b). Permiten configurar las velocidades de transmisión y receptor para el canal x de la DUART. Registro ACR. Selecciona entre dos tablas de velocidades.

25 Canales de comunicación A y B Cada canal de comunicación contiene un receptor y un transmisor asíncrono (fulldúplex). El transmisor acepta datos en paralelo de la CPU, forma la SDU, y la envía por el pin TxD. El receptor acepta los datos serie de la SDU que llegan por el pin RxD, chequea el bit de start, el bit de stop, el bit de paridad, posibles errores, la condición de break y envía el carácter ensamblado a la CPU. Registros MR(2)x (x=a/b). Fundamentalmente configuran los parámetros de la SDU. Registro CRx (x=a/b). Habilita o inhabilita el transmisor y/o el receptor además de aceptar comandos de operación. Registro SR. Almacena información de estado necesaria para el control de la comunicación.

26 3.2.2Descripción funcional Mapa de registros Dirección interna ($) A4 A3 A2 A Lectura (RW&N=) Escritura (R/WN=) Registros de Modo( MRA,MR2A) Registros de modo (MRA,MR2A) Registro de Estado (SRA) Registro selector de reloj (CSRA) 2 BRG Test Registro de comando (CRA) 3 RHRA THRA 4 IPCR Registro de control auxiliar (ACR) 5 6 CTU CRUR 7 CTL CTLR 8 Registros de Modo( MRB,MR2B) Registros de modo (MRB,MR2B) 9 Registro de Estado (SRB) Registro selector de reloj (CSRB) A X/6X Test Registro de comando (CRB) B RHRB THRB Registro de estado de interrupción (ISR) Registro de máscara de interrupción (IMR) C IVR IVR D IP-IP6 OPCR E Comando de comienzo de contador Set output port bits command F Comando de parada de contador Reset output port bits command Se recomienda modificar el contenido del MR,2x y el CSRx, sólo cuando los receptores o transmisores están inhabilitados. Los registros de modo MR y MR2 comparten las mismas direcciones internas y se acceden gracias a un puntero auxiliar. El puntero está apuntando a MR después de un RESET o después de enviar un comando de 'Reset pointer' al registro CR. Tras leer o escribir en MRx, el puntero apunta a MR2x.

27 Configuración de la SDU (canal A) Registro MRA - MRA[:]: Número de bits de datos (5,6,7 u 8) - MRA[4:3]: Configuración de paridad (Sin paridad, con paridad y paridad fija) - MRA[2]: Tipo de paridad (Si MRA[4:3]=, entonces, par o impar, si MRA[4:3]=, entonces el bit de paridad es igual al valor de MRA[2]). Registro MR2A MR2A[3:]: Número de bits de stop. MR2A[7:6]: Modo de canal. Deben estar a en funcionamiento normal. NOTA: Los bits MRA[7] y MR2A[5:4] se deberán poner a.

28 Configuración de la velocidad de transmisión y recepción (canal A) Registro ACR ACR[7]: Permite seleccionar entre dos tablas de velocidades. ACR[6:]: No intervienen en la configuración de velocidad. Registro CSRA CSRA[3:]: Selecciona la velocidad del transmisor del canal A(ver tabla). CSRA[7:4]: Selecciona la velocidad del receptor del canal A(ver tabla).

29 Transmisor (canal A) Registro THRA Una escritura en este registro provocará la transmisión del byte escrito según los parámetros de la SDU configurados. No se puede leer. Registro SRA (sólo lectura) SRA[2]: TxRDY. Se pone a automáticamente cuando el contenido del registro THR se transfiere al registro de desplazamiento (TxSHR) y, a, también de forma automática, cuando el procesador escribe un dato nuevo en el THR. SRA[3]: TxEMPTY: Se pone a, automáticamente, cuando el TxSHR está vacío y a cuando recibe un dato desde el THR. Descripción funcional.. Estado inicial: THR,TxSHR vacíos y, por consiguiente, SRA[3:2]=.. Escritura de un byte en THRA. 2. La escritura en THRA pone a cero el bit TxRDY. 3. Se construye la SDU con el byte y se transfiere todo al TxSHR (se pone a el bit TxRDY y, a, el bit TxEMPTY del registro SRA). 4. La SDU se transfiere por la línea TxD. Cuando finaliza, se pone a el bit TxEMPTY.

30 Receptor (canal A) Registro RHRA Es una FIFO de 3 niveles. No se puede escribir. Una lectura en RHRA devuelve el dato almacenado en la cima de la FIFO, empujando los restantes datos hacia arriba. Almacena sólo los bits del datos de la SDU recibida, a través del pin RxD, en el registro RxSHR. Registro SRA (sólo lectura) SRA[]: RxRDY. Se pone automáticamente a cuando en la FIFO existe, al menos, un dato disponible. De igual forma, se pone a cuando la FIFO está completamente vacía. SRA[]: FFULL. Se pone automáticamente a cuando la FIFO está llena (3 datos) y a en caso contrario. SRA[4]: Overrun. Se pone a automáticamente cuando un dato que estaba en el RxSHR esperando a ser traspasado a la FIFO se sobreescribe con otro dato entrante. Este bit se pone a mediante el comando RESET ERROR que se suministra en el registro CRA. SRA[5]: Error de paridad. Se pone a cuando existe error de paridad y a mediante el comando RESET ERROR. SRA[6]: Error de trama. Se pone a cuando existe un error de trama y a mediante el comando RESET ERROR. SRA[7]: Detección de Break. Se pone a cuando se detecta una condición de ruptura. Se pone a mediante el comando de RESET ERROR.

31 Descripción funcional (recepción de un dato).. Estado inicial: FIFO y registro RxSHR vacíos, por tanto SRA[]= RxRDY =. 2. Por el pin RxD se recibe una SDU que se almacena en RxSHR. 3. Los bits de datos de la SDU se transfieren a la posición libre más alta de la FIFO. 4. Se pone a el bit RxRDY. 5. La lectura del registro RHR provoca que se transfiera el dato al bus del microprocesador y que la FIFO se quede vacía. 6. Automáticamente se pone a el bit RxRDY. Descripción funcional (recepción de secuencias de datos). NOTA: Se procederá a describir lo que ocurriría si el microprocesador no accede a leer el registro RHRA en una secuencia de datos recibidos.

32 . Estado inicial: SRA[4]= y SRA[:]=. FIFO y RxSHR limpios.. El primer dato recibido (DATO ) se sitúa en la cima de la FIFO. Se activa el bit RxRDY. 2. El segundo dato recibido (DATO 2) se sitúa en la FIFO tras el anterior. El bit RxRDY sigue activo. 3. El tercer dato que se recibe (DATO 3) se sitúa en la última posición de la FIFO. El bit RxRDY sigue activo y, además, se pone a el bit FFULL (SRA[]). 4. Se recibe el cuarto dato (DATO 4). Como la FIFO está llena, éste se mantiene en RxSHR a la espera de un hueco en la FIFO. 5. Se procede a recibir un quinto dato (DATO 5). Este sobreescribe al almacenado en el registro de desplazamiento (DATO 4 se pierde) 6. Se activa el bit de SRA[4] (Overrun). Descripción funcional (detección de errores) El registro SRA almacena cierta información asociada a los caracteres recibidos: PARIDAD, TRAMA, BREAK. Existe una cola de tres niveles que registran los tres bits de error asociados a cada uno de los datos almacenados en la FIFO.

33 Una lectura de RHR, empuja los datos de la FIFO hacia arriba, junto con los bits de error. Existen dos modos (carácter y bloque) que se seleccionan en MRA[5]. En modo carácter, los bits SRA[7:5] reflejan los errores asociados al carácter que se sitúa en la cima de la FIFO. Para leer los datos de error asociados a un carácter, primero se debe leer el registro SRA y, después, el RHRA. En modo bloque, los bits SRA[7:5] son el resultado de la operación OR de los tres bits de estado que estuvieron en la cima de la FIFO desde la última vez que se mandó un comando de RESET ERROR al registro CRA Registro de Comando (canal A) Acepta múltiples comandos en una misma escritura siempre que ellos no sean excluyentes entre sí. CRA[6:4] Comandos misceláneos (ver tabla superior). CRA[3] Inhabilitación del transmisor del canal A. Se transmite la última SDU y se deja de aceptar nuevos datos en el registro THR. CRA[2] - Habilitación del transmisor del canal A CRA[] Inhabilitación del receptor del canal A. Para el ensamblado inmediato de los caracteres que se reciben. Los datos den la FIFO y el SR se mantienen y pueden leerse. CRA[] Habilitación del receptor del canal A

34 Interrupciones (canal A) Registro IVR Almacena el vector de interrupción que se vuelca en el bus de datos en un ciclo de reconocimiento de interrupciones (activación de IACKN) Registro MRA MRA[6]: RxINT SELECT. Permite seleccionar entre FIFO llena y registro de recepción ocupado, como causas que provocan la activación de una interrupción. Registro IMR Habilita o inhabilita la activación de la línea de INTRN dependiendo de eventos en el transmisor o el receptor. Un bit a habilita y un inhabilita. Registro ISR Almacena el estado de todas las fuentes potenciales de interrupción. Su contenido se enmascara por el registro IMR y se inicializa a cero en un RESET. IMR[]. TxRDYA. Este bit es un duplicado del bit TxRDY del SRA. IMR[]. Dependiendo del bit MRA[6], este bit es un duplicado del bit SRA[], RxRDY, o SRA[], FFIFO.