BLOQUE 2 (PARTE 2) DISPOSITIVOS LÓGICOS PROGRAMABLES

Transcripción

1 SISTEMAS ELECTRÓNICOS DIGITALES BLOQUE 2 CIRCUITOS DIGITALES CONFIGURABLES (PARTE 2) DISPOSITIVOS LÓGICOS PROGRAMABLES Enrique Mandado Pérez María José Moure Rodríguez

2 DEFINICIÓN DE DISPOSITIVO LÓGICO PROGRAMABLE Circuito digital configurable que posee un conjunto de circuitos digitales conectados a través de una o más matrices de interconexión programable. BLOQUE LÓGICO BLOQUE LÓGICO BLOQUE LÓGICO MATRIZ DE INTERCONEXIÓN BLOQUE LÓGICO BLOQUE LÓGICO BLOQUE LÓGICO

3 MATRIZ DE INTERCONEXIÓN PROGRAMABLE Conjunto de hilos conductores distribuidos en filas y columnas con elementos programables en los puntos de intersección de filas y columnas. CONEXIÓN PROGRAMABLE

4 MATRIZ AND PROGRAMABLE MATRIZ PROGRAMABLE + CONJUNTO DE PUERTAS AND Matriz programable de puertas Y (AND) Representación simplificada

5 MATRIZ AND PROGRAMABLE EJEMPLO: DECODIFICADOR PROGRAMABLE A A B B AB 0 A B

6 MATRIZ OR PROGRAMABLE MATRIZ PROGRAMABLE + CONJUNTO DE PUERTAS OR Matriz programable de puertas O (OR) Representación simplificada

7 EJEMPLO: solo es posible A A B B A + B A + B

8 MATRICES LÓGICAS PROGRAMABLES UNIVERSALES - Memorias de acceso aleatorio programables (PROM) - Matrices lógicas programables PLA - Matrices lógicas programables PLA

9 MEMORIA PROM MATRIZ AND FIJA + MATRIZ OR PROGRAMABLE ENT ENT 2 ENT N.. MATRIZ AND FIJA. 2 N productos MATRIZ OR PROGRAMABLE.. SAL SAL 2 SAL M

10 x MEMORIA PROM x 2 x n 0 2 n - f f 2 f m Conexión fija Conexión programable (ROM, PROM o RPROM) implementada mediante un decodificador y una matriz de puertas O.

11 MATRIZ PLA (Programmable Logic Array) (PLA marca registrada de Signetics) MATRIZ AND PROGRAMABLE + MATRIZ OR PROGRAMABLE ENT ENT 2 ENT N.. MATRIZ AND PROGRAMABLE K productos. K 2 N- MATRIZ OR PROGRAMABLE.. SAL SAL 2 SAL M

12 MATRIZ PLA Ejemplo: PLA de 4 entradas, 2 salidas y 6 productos E E2 S0 E3 S E4

13 MATRIZ PAL (Programmable Array Logic) ( PAL marca registrada de Monolithic Memories) MATRIZ AND PROGRAMABLE + MATRIZ OR PROGRAMABLE Por qué PAL: Intercambio de posición de la A y la L para registrar marca ENT ENT 2 ENT N.. MATRIZ AND PROGRAMABLE K productos. K 2 N- MATRIZ OR FIJA.. SAL SAL 2 SAL M

14 MATRIZ PAL Ejemplo: PLA de 4 entradas, 2 salidas y 6 productos E E2 S0 E3 S E4

15 PAL vs PLA - Las PLA son más flexibles porque permiten compartir productos lógicos entre diferentes salidas. - Las PAL son más fáciles de programar porque poseen una sola matriz programable. - Ambos tipos de circuitos son universales Las PAL le ganaron la batalla a las PLA

16 X 0 X X n.. EN PAL (n).. MATRIZ PAL: aumento del número de productos f f n PAL (n2).. EN EN

17 X 0 X n.. EN PAL (n) MATRIZ PAL: aumento del número de variables de entrada.. PAL (n2) X n+ X/Y X n+m.. EN

18 MATRIZ PAL PAL0L8 Nº de entradas Nº de salidas L= Salida a nivel bajo H= Salida a nivel alto P = Polaridad programable

19 FUNCIONALIDADES ADICIONALES DE LAS PAL PAL Control tercer estado EN SALIDA PAL Control tercer estado EN ENTRADA/ SALIDA Salidas de tercer estado Salidas bidireccionales

20 FUNCIONALIDADES ADICIONALES DE LAS PAL = EN ENTRADA/SALIDA PAL Control del tercer estado Salida de polaridad programable

21 MATRIZ DE INTERCONEXIÓN PROGRAMABLE X 0 X PAL + REGISTRO = PLS (Programmable Logic Sequencer) X n D C Y 0 G D C Y m

22 ESQUEMA DE BLOQUES DE UN PLS MATRIZ DE INTERCONEXIÓN PROGRAMABLE D C D C Q Q Variables de salida G Variables de entrada

23 ESQUEMA PAL6R8

24 PAL6R8 FUNCIONALIDADES 8 productos lógicos por cada puerta O. 8 Biestables D síncronizados con una señal de reloj común. Realimentación de la salida del biestable a la matriz. Control simultáneo del tercer estado de todas las salidas.

25 TECNOLOGÍA DE LAS PAL +V - Elemento de conexión con fusible Variable de entrada - Elemento de conexión con transistor MOS de puerta flotante Denominadas GAL por Lattice ( Marca registrada para llamar la atención)

26 FUNCIONALIDADES ADICIONALES DE UN PLS MATRIZ DE INTERCONEXIÓN PROGRAMABLE D C D C EN EN Variables de entrada/salida Variables de entrada G Entradas de control del tercer estado PLS con entradas de control de las variables de entrada/salida

27 FUNCIONALIDADES ADICIONALES DE UN PLS MATRIZ DE INTERCONEXIÓN PROGRAMABLE S D C R S D C R Variables de salida Variables de entrada G Entradas de puesta en estado inicial PLS con entradas de puesta en estado inicial

28 FUNCIONALIDADES ADICIONALES DE UN PLS MATRIZ DE INTERCONEXIÓN PROGRAMABLE D C D C = N = N Variables de salida Variables de entrada G Entradas de control de inversión PLS con entradas de control de inversión de las salidas

29 FUNCIONALIDADES ADICIONALES DE UN PLS MUX MATRIZ DE INTERCONEXIÓN PROGRAMABLE D C D C G MUX G Variables de salida G Variables de entrada Entradas de selección de variable directa/memorizada PLS con entradas de anulación de la memorización

30 PLD (PROGRAMMABLE LOGIC DEVICE) MUX MATRIZ DE INTERCONEXIÓN S D C R G = N EN Variables de entrada PROGRAMABLE G S D C R MUX G = N EN Variables de salida PLS que combina las características de los circuitos anteriores

31 PLD (PROGRAMMABLE LOGIC DEVICE) PAL Selección de variable directa/memorizada MUX S G D C R N = Control de inversión Control de tercer estado EN Puesta en estado inicial Concepto de macrocelda de un PLD

32 PLD BÁSICO PAL Variables de entrada/salida Variables de entrada Diagrama de bloques de un PLD básico basado en PAL

33 PLD BÁSICO MATRIZ DE INTERCONEXIÓN PROGRAMABLE Variables de entrada/salida Variables de entrada Diagrama de bloques equivalente de un PLD básico basado en PAL

34 PLD AVANZADO Las limitaciones de los DLP básicos hicieron que diversos fabricantes desarrollasen los DLP avanzados (Advanced PLD) siguiendo dos grandes líneas: - PLD de asignación variable Se dota a los DLP básicos de recursos lógicos (Sharing circuits) destinados a que las macroceldas compartan recursos de la matriz PAL. - PLD segmentado Se dota a los DLP básicos de varias matrices de interconexión.

35 PLD AVANZADO DE ASIGNACIÓN VARIABLE MATRIZ DE INTERCONEXIÓN PROGRAMABLE n n n CONJUNTO DE PUERTAS Y CONJUNTO DE PUERTAS Y CONJUNTO DE PUERTAS Y m m m CIRCUITO DE CO OMPARTICIÓN DE PRODUCTO OS LÓGICOS p p p PLD con recursos lógicos para que las macroceldas compartan recursos de la PAL

36 PLD AVANZADO SEGMENTADO MATRIZ DE INTERCONEXIÓN PROGRAMABLE GLOBAL (BUS GLOBAL) X 0 X X n MATRIZ DE INTERCONEXIÓN PROGRAMABLE LOCAL (BUS LOCAL) MATRIZ DE INTERCONEXIÓN PROGRAMABLE LOCAL (BUS LOCAL) M M M2 PLD avanzado segmentadocon una matriz global y dos locales M2

37 PLD AVANZADO SEGMENTADO MATRIZ DE INTERCONEXIÓN PROGRAMABLE GLOBAL MATRIZ DE INTERCONEXIÓN PROGRAMABLE LOCAL MATRIZ DE INTERCONEXIÓN PROGRAMABLE LOCAL n n n n CONJUNTO DE PUERTAS Y CONJUNTO DE PUERTAS Y CONJUNTO DE PUERTAS Y CONJUNTO DE PUERTAS Y m m m m M M2 M M2 Variables de entrada/salida Variables de entrada Esquema de bloques de un PLD avanzado segmentado con una matriz global y dos locales

38 PLD COMPLEJO Con macroceldas complejas Dispositivos Lógicos Programables Complejos Con bloques lógicos complejos Con circuitos PLD avanzados segmentados Con bloques lógicos multifuncionales Con recursos lógicos operativos adicionales Con recursos de interconexión distribuidos Clasificación de los circuitos PLD complejos (CPLD)

39 PLD COMPLEJO (CPLD) DE E/S DE E/S DE E/S DE E/S DE E/S DE E/S DE E/S MUX G MUX G DE E/S Var. Selección Var. Selección PLD AVANZADO n DMUX m PLD AVANZADO n DMUX m SEGMENTADO SEGMENTADO DE E/S DE E/S DE E/S MUX G MUX G DE E/S Var. Selección Var. Selección PLD AVANZADO n DMUX m PLD AVANZADO n DMUX m SEGMENTADO SEGMENTADO DE E/S DE E/S DE E/S DE E/S CPLD con recursos de interconexión distribuidos

40 PLD ARQUITECTURA FABRICANTE DENOMINACIÓN FAMILIA/CIRCUITO ALTERA Global Bus EP220, EP32 Y EP60 NO SEGMENTADA CYPRESS Programmable AND Array Global Bus LATTICE Programmable AND Array GAL ALTERA Programmable Interconnect Array (PIA) / AND Logic Array Global Bus/Local Bus Programmable Interconnect Array (PIA) / LAB Interconnect PALCE20V8, PLDC20RA0, CY7C33 y CY7C335 CY7C344 MAX3000, MAX7000 y FLASH Logic EP80 MAX5000 SEGMENTADA CYPRESS LATTICE Programmable Interconnect Array (PIA) / Logic Array Programmable Interconnect Matrix (PIM) / Logic Array Switch Matrix / AND Logic Array CY7C340 Flash 370 MACH y MACH2 Global Routing Pool / AND Array IspLSI000, 2000, 3000 y 5000 XILINX Fast Connect Switch Matrix / Programmable AND Array Zero-power Interconnect Array /Product Term Array XC9500 XPLA3 Nota: Denominaciones de las matrices de interconexión programables de los circuitos PLD de distintas familias de diferentes fabricantes. Nota: En las arquitecturas segmentadas se indica tanto el nombre asignado a la matriz de interconexión global como el asignado a la matriz local