Circuitos Digitales II y Laboratorio Fundamentos de Arquitectura de Computadores

Transcripción

1 Departamento de Ingeniería Electrónica Facultad de Ingeniería Circuitos Digitales II y Laboratorio Fundamentos de Arquitectura de Computadores Unidad 1: Introducción Prof. Felipe Cabarcas cabarcas@udea.edu.co ❿1

2 Los primeros Set de Instrucciones Acumulador único - Basado en las calculadoras LOAD x AC M[x] STORE x M[x] (AC) ADD x AC (AC)+M[x] SUB x MUL x Involucraba un registro para cociente DIV x SHIFTLEFT SHIFT RIGHT AC 2 (AC) JUMP x PC x JGE x if(ac) 0thenPC x LOAD ADR x AC Extraer campo dirección(m[x]) STORE ADR x Típicamente menos de una docena de instrucciones ❿2

3 Programación de Máquina de Único acumulador C i A i + B i, 1 i n ❿A LOOP LOAD N JGE DONE ADD ONE STORE N F1 LOAD A F2 ADD B F3 STORE C JUMP LOOP DONE HLT ❿B ❿C ❿N ❿ONE ❿-n ❿1 ❿code CómocambiarlasdireccionesdeA,ByC? ❿3

4 Código auto modificable LOOP LOAD N JGE DONE ADD ONE STORE N F1 LOAD A F2 ADD B F3 STORE C LOAD JUMP ADR F1 LOOP DONE ADD HLT ONE STORE ADR F1 modificar el LOAD ADR F2 programa ADD ONE para la STORE ADR F2 próxima LOAD ADR F3 iteración ADD ONE STORE ADR F3 JUMP LOOP DONE HLT C i A i + B i, 1 i n Cada iteración requiere total instruction fetches operand fetches stores ❿17 ❿10 ❿5 bookkeeping ❿14 ❿8 ❿4 Fetch es cargar o recoger, es similar a load pero se usa para la carga de instrucciones ❿4

5 Registros de Indexado (Index Registers) Tom Kilburn, Manchester University, mid 50 s Uno o más registros especializados para simplificar cálculo de direcciones Modificar instrucciones existentes LOAD x, IX AC M[x + (IX)] ADD x, IX AC (AC) + M[x + (IX)]... Añadir nuevas instrucciones para manipular registros de índice JZi x, IX if (IX)=0 then PC x else IX (IX) + 1 LOADi x, IX IX M[x] (truncated to fit IX)... Los registros de índice tienen características similares a los acumuladores ❿5

6 Uso de los registros índice LOADi -n, IX LOOP JZi DONE, IX LOAD LASTA, IX ADD LASTB, IX STORE LASTC, IX JUMP LOOP DONE HALT El programa no necesita auto modificación Se mejora la eficiencia drásticamente (ops / iter) con index regs sin index regs instruction fetch 5(2) 17 (14) operand fetch 2 10 (8) store 1 5 (4) Costos: C i A i + B i, 1 i n Las instrucciones son entre 1 y 2 bits más largas Los registros índices requieren circuitería similar a la ALU El control es más complejo A LASTA ❿6

7 Evolución de los modos de direccionamiento 1. Único acumulador, direcciones absolutas (absolute address) LOAD x 2. Único acumulador, registros índice (index registers) LOAD x, IX 3. Indirección(Indirection) LOAD (x) 4. Múltiples acumuladores, registros índice, indirección LOAD R, IX, x o LOAD R, IX, (x) el significado? R M[M[x] + (IX)] o R M[M[x + (IX)]] 5. Indirecto a través de registros LOAD R I, (R J ) LOAD R I, R J, (R K ) R J = indice, R K = dirección base ❿7

8 Variedad de los Formatos de Instrucciones Formato de una dirección: máquinas de acumuladoras El acumulador es siempre otra fuente y destino de las operaciones Formato de dos direcciones: el destino es el mismo que uno de los operandos fuente (Reg Reg) a Reg R I (R I ) + (R J ) (Reg Mem) a Reg R I (R I ) + M[x] x puede ser especificado directamente o vía un registro El cálculo de la dirección efectiva para xpuede incluir indexación, indirección,... Formato de tres direcciones: Un destino y hasta dos operandos fuente por instrucción (Regx Reg) toreg R I (R J ) + (R K ) (Regx Mem) toreg R I (R J ) + M[x] ❿8

9 Zero addressformat Formato sin direcciones Operaciones en la pila(stack) add load M[sp-1] M[sp] + M[sp-1] M[sp] M[M[sp]] La pilapuedeestaren registroso en memoria(normalmenteel principio de la pila está almacenada en registros) ❿Registro SP A B C Stack Pointer (puntero de la pila) ❿9

10 Arquitectura de Pila B5000 de Burrough Stack Architecture Máquina de ALGOL, Robert Barton, 1960 La implementación de la máquina puede ser completamente oculta si se le provee al programador solamente un lenguaje de alto nivel La máquina es basada en pila ya que esto es conveniente para: 1. Evaluación de expresiones; 2. Llamadas a subroutinas, recursión, interrupciones anidadas; 3. Acceso a variables en lenguajes estructurados en bloque. El B6700, un modelo posterior, tenía muchas otras características innovadoras Datos etiquetados Memoria virtual Múltiples procesadores y memorias ❿10

11 Evaluación de Expresiones (a + b * c) / (a + d * c - e) / + - ❿a * + e ❿b c a ❿Reverse Polish ❿ a b c * + a d c * + e - / d * push push push multiply ab c c * c b b* c a Evaluation Stack ❿11

12 Evaluación de Expresiones (a + b * c) / (a + d * c - e) / + - ❿a ❿b * + c a ❿Reverse Polish ❿ a b c * + a d c * + e - / d add * e c + b * c a + ab * c Evaluation Stack ❿12

13 Organización de la arquitectura de pila La pila es parte del estado del procesador Por lo tanto la pila debe ser acotada y pequeña Aproximadamente el número de registros, no puede ser del tamaño de la memoria principal El problema es que conceptualmente la pila no está acotada Por lo tanto una parte de la pila está incluida en el estado del procesador; el resto se aloja en la memoria principal ❿13

14 Tamaño de la Pila y Evaluación de expresiones a b c * + a d c * + e - / a y c son cargados dos veces No es el mejor uso de los registros! programa pila (tamaño = 4) push a R0 push b R0 R1 push c R0 R1 R2 * R0 R1 + R0 push a R0 R1 push d R0 R1 R2 push c R0 R1 R2 R3 * R0 R1 R2 + R0 R1 push e R0 R1 R2 - R0 R1 / R0 ❿14

15 Uso de registros en una máquina con registros de propósito general (GPR) (a + b * c) / (a + d * c - e) Reuse R2 Reuse R3 Reuse R0 Load R0 a Load R1 c Load R2 b Mul R2 R1 Add R2 R0 Load R3 d Mul R3 R1 Add R3 R0 Load R0 e Sub R3 R0 Div R2 R3 Máscontrolsobreelusodelosregistros ya que pueden ser nombrados explícitamente Load Load Load Ri m Ri(Rj) Ri(Rj)(Rk) Se eliminan Loads y Stores innecesarios Se requieren menos registros Pero las instrucciones pueden ser más largas! ❿15

16 Arquitectura de Pila versus Arquitectura de GPR Amdahl, Blaauw and Brooks, 1964 Una arquitectura de Pila 1. Su ventaja de rendimiento se deriva de la presencia de registros rápidos y no de la manera en que son usados 2. En general tiene una mejor densidad de instrucciones por el direccionamiento implícito 3. El manejo de pilas de profundidad finita incrementa la complejidad ❿16

17 La mayoría de las arquitecturas de pila murieron hacia 1980 Los programas de pila no son más cortos si se permite direccionamiento corto con registros Los compiladores modernos pueden manejar mejor el espacio de registros rápidos que la disciplina de pila Los GPR y las caches son mejores que las pilas Las mayoría de las primeras arquitecturas basadas en lenguajes no tuvieron en cuenta el papel de los compiladores! B5000, B6700, HP 3000, ICL 2900, Symbolics 3600 ❿17

18 Arquitecturas de Pila a partir de 1980 Inmos Transputers( ) Diseñada para soportar muchos procesos en paralelo en el lenguaje Occam Una pila de tamaño fijo simplificó su implementación En cambios de contexto la Pila era destruida (permitinedocambios de contexto rápido) El InmosT800 era el microprocesador más rápido al final de los 80 Máquinas Forth Soporte directo para la ejecución de Forthen pequeños sistemas embebidos de tiempo real Varios constructores (Rockwell, Patriot Scientific) Java Virtual Machine Diseñado para emulación de software, no para ejecución directa en hardware Sun PicoJava y otros La unidad de punto flotante del Intel x87 Descontinuado en el Pentium-4, reemplazado con los registros FP del SSE2 ❿18

19 Desarrollos del Software Hasta 1955 se usaban librerías para las rutinas matemáticas Operaciones de punto flotante Funciones transcendentales Manipulación de matrices, solución de ecuaciones, Lenguajes de alto nivel - Fortran 1956 Sistemas operativos Ensambladores, Loaders(Cargador de Programa), Linkers(Enlazador), Compiladores Las máquinas requerían operadores experimentados No se podía esperar que la mayoría de usuarios entendieran estos programas, y mucho menos escribirlos Las máquinas tenían que ser vendidas con mucho software residente ❿19

20 El problema de la Compatibilidad en IBM A principios de los 60, IBM tenía 4 líneas de computadores incompatibles! Cada sistema tenía su propio juego de instrucciones Sistema I/O y almacenamiento Secundario: Magnetic tapes, drums and disks Ensambladores, compiladores, librerías,... Nicho de mercado Negocios, científico, tiempo real,... ❿20

21 Principio de diseño del IBM 360 Amdahl, Blaauw and Brooks, 1964 El diseño debe auto dirigirse al crecimiento y las máquinas que la remplazarán Método general para conectar dispositivos I/O Desempeño total-respuestas por mes en vez de bits por microsegundo ayudas a la programación Las máquinas tenían que ser capaces de supervisarse ellas mismas sin intervención manual Hardware interno para chequeo de fallas Simplicidad para ensamblar sistemas con dispositivos redundantes de I/O, memorias, etc. Para tolerancia de fallas Algunos problemas requerían operaciones de punto flotante mayores a 36 bits ❿21

22 IBM 360: Una máquina con registros de propósito general (GPR) Estado del procesador 16 registros de propósito general de 32-bits Podían ser usados como registros índices o base El registro 0 tiene algunas propiedades especiales 4 registros de punto flotante de 64 bits Una palabra de estado de programa (ProgramStatus Word, PSW) PC, Condition codes, Control flags Una máquina de 32 bits con direcciones de 24 bits Pero ninguna instrucción contenía direcciones de 24 bits! Formato de los datos Bytes de 8 bits, half-wordsde 16 bits, wordsde 32 bits, double-words de 64 bits ElIBM360eslarazónporlacuallosbytessonde8bitsactualmente ❿22

23 Implementación inicial del IBM 360 Modelo Modelo 70 Almacenamiento 8K - 64 KB 256K KB Bus de datos (datapath) 8-bit 64-bit Retardo circuitos 30 nsec/nivel 5 nsec/nivel Memoria local Memoria principal Reg. de Transistores Control Memoria Solo lectura 1µsec Circuitos La arquitectura del conjunto de instrucciones (ISA) del IBM 360 ocultaba completamente las diferencias tecnológicas entre varios modelos. Hito: El primer ISA diseñado como una interface hardware-software portable! Con pequeñas modificaciones, todavía sobrevive! ❿23

24 IBM 360: 47 años después El procesador z11 de zseries 5.2 GHz en tecnología IBM 45nm PD-SOI CMOS 1400 millones de transistores en 512 mm2 Direccionamiento virtual de 64 bits El original S/360 era de 24 bits, y el S/370 era de una extensión de 31 bits Diseño Quad-core Superscalar3 instrucciones fuera de orden (out-of-order pipeline) Acceso de memoria fuera de orden Datapath redundantes Cada instrucción es ejecutada en dos caminos de datos paralelos y los resultados son comparados 64KB L1 I-cache, 128KB L1 D-cache on-chip L2 cache de 1.5MB privada y unificada por core, on-chip [ IBM, HotChips, 2010] L3 cache On-Chip 24MB edram Scalaa multiprocesador de 96 corescon 768MB L4 compartida de edram ❿24

25 Fuentes de Información Parte de este material fue tomado de Krste Asanovic(UC Berkeley, curso cs152) Este a suvezda el siguienteacknowledgment: These slides contain material developed and copyright by: Arvind(MIT) Krste Asanovic(MIT/UCB) Joel Emer(Intel/MIT) James Hoe (CMU) John Kubiatowicz(UCB) David Patterson (UCB) MIT material derived from course UCB material derived from course CS252 ❿25