Integración de Equipos para Comunicaciones Tema 3: Bus ISA Aurelio Vega Martínez

Transcripción

1 Integración de Equipos para Comunicaciones Tema 3: Bus ISA Aurelio Vega Martínez DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 1

2 Introducción. El bus ISA (IEEE P996), también conocido como AT, utiliza las señales originales del bus XT junto con 36 señales adicionales que le proporcionan una mayor potencia de funcionamiento. La disposición física está diseñada de forma que hace compatible la mayoría de las tarjetas del XT con el ISA. Estas líneas extras proporcionan una ampliación de: 8 líneas de datos, 8 líneas de direcciones, 5 de interrupciones y alguna más adicionales. En síntesis, el bus se ha convertido en uno de 16 bits (con transferencia de 8 ó 16 bits) con un espacio de direccionamiento de memoria de 16 MB y 767 dispositivos de E/S. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 2

3 Introducción. Tarjetas XT Tarjetas ISA 36 nuevos contactos (C y D) 8 líneas de datos 8 líneas de direcciones 5 de interrupciones Otras. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 3

4 PIN SEÑAL PIN SEÑAL A1 CHKCHK# B1 GND A2 SD7 B2 RESDRV# A3 SD6 B3 +5 A4 SD5 B4 IRQ2 A5 SD4 B5-5 A6 SD3 B6 DRQ2 A7 SD2 B7-12 A8 SD1 B8 NOW S# A9 SD0 B9 +12 A10 CHRDY B10 GND A11 AEN B11 SMWTC# A12 SA19 B12 SMRDC# A13 SA18 B13 IOW C# A14 SA17 B14 IORC# A15 SA16 B15 DAK3# A16 SA15 B16 DRQ3 A17 SA14 B17 DAK1# A18 SA13 B18 DRQ1 A19 SA12 B19 REFRESH# A20 SA11 B20 BCLK# A21 SA10 B21 IRQ7 A22 SA9 B22 IRQ6 A23 SA8 B23 IRQ5 A24 SA7 B24 IRQ4 A25 SA6 B25 IRQ3 A26 SA5 B26 DAK2# A27 SA4 B27 TC A28 SA3 B28 BALE A29 SA2 B29 +5 A30 SA1 B30 OSC A31 SA0 B31 GND PIN SEÑAL PIN SEÑAL C1 SBHE# D1 M16# C2 LA23 D2 IO16# C3 LA22 D3 IRQ10 C4 LA21 D4 IRQ11 C5 LA20 D5 IRQ12 C6 LA19 D6 IRQ15 C7 LA18 D7 IRQ14 C8 LA17 D8 DAK0# C9 MRDC# D9 DRQ0 C10 MWTC# D10 DAK5# C11 SD8 D11 DRQ5 C12 SD9 D12 DAK6# C13 SD10 D13 DRQ6 C14 SD11 D14 DAK7# C15 SD12 D15 DRQ7 C16 SD13 D16 +5 C17 SD14 D17 MASTER16# C18 SD15 D18 GND Asignación de señales a los pines del Bus. Ax, Cx: Cara componentes Bx, Dx: Cara soldaduras DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 4

5 Analizador lógico. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 5

6 Especificaciones Mecánicas. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 6

7 Especificaciones Mecánicas. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 7

8 Líneas de datos y dirección. Líneas de datos. SD[15:0]. Estas 16 líneas bidireccionales se utilizan para las transferencias de datos en el bus. Para operar con dispositivos de 8 bits se utiliza el byte menos significativo SD[7:0]. Líneas de direcciones SA[19:0]. Estas 20 líneas de direcciones se utilizan conjuntamente con LA[23:17] para acceder a la capacidad máxima de direcciones de 16 MB de memoria. SA[19:0] deben ser enclavadas en un registro por la señal BALE, activada, esta última, ya sea por el propio microprocesador o bien por un controlador DMA. LA[23:17]. A diferencia de las anteriores, LA[23:17] no son enclavadas por dispositivo alguno. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 8

9 Espacio de Direccionamiento de E/S (10 bit) F DMA Controller F DMA Controller (PS/2) F Master Programmable Interrupt Controller (PIC) F Slave PIC F Programmable Interval Timer (PIT) F Keyboard Controller Real Time Clock DMA Page Registers Programmable Option Select (PS/2) 0A0-0AF PIC #2 0C0-0CF DMAC #2 0E0-0EF reserved 0F0-0FF Math coprocessor, PCJr Disk Controller F Programmable Option Select (PS/2) F AVAILABLE F Hard Drive 1 (AT) 180-1EF AVAILABLE 1F0-1FF Hard Drive 0 (AT) F Game Adapter Expansion Card Ports F AVAILABLE F Parallel Port A1 AVAILABLE 2A2-2A3 clock 2B0-2DF EGA/Video 2E2-2E3 Data Acquisition Adapter (AT) 2E8-2EF Serial Port COM4 2F0-2F7 Reserved 2F8-2FF Serial Port COM F Prototype Adapter, Periscope Hardware Debugger F AVAILABLE F Reserved for XT/ F AVAILABLE F Network Floppy Disk Controller F Parallel Port F SDLC Adapter F Cluster Adapter 3A0-3AF Reserved 3B0-3BB Monochome Adapter 3BC-3BF Parallel Port 1 3C0-3CF EGA/VGA 3D0-3DF Color Graphics Adapter 3E0-3EF Serial Port COM3 3F0-3F7 Floppy Disk Controller 3F8-3FF Serial Port COM1 DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 9

10 Líneas de control de memoria y E/S. BALE (Buffered Address Latc Enable). En el flanco de bajada de esta señal se enclava el valor de la dirección SA[19:0]. También se utiliza conjuntamente con IOR o IOW para validar LA[23:17]. SBHE (System Bus High Enable). Indica que se está ejecutando una transferencia de datos a través del byte más significativo del bus de datos SD[15:8]. SMEMR#(0)-MEMR(I/O). Estas dos líneas se usan para indicar a los dispositivos de memoria que depositen el contenido de la posición requerida en el bus. SMEMR# se activa (nivel bajo) únicamente cuando se direcciona por debajo de 1 MB, mientras que MEMR se utiliza para el resto del mapa de direccionamiento. Pueden ser activadas desde un microprocesador o un controlador DMA. SMEMW-MEMW. Parecidas a las anteriores, se utilizan para indicar a los dispositivos de memoria que deben almacenar el dato en la posición indicada por las líneas del bus correspondiente. IOR# (I/O Read). Indica a los dispositivos de E/S que deben depositar el dato en las líneas del bus. IOW# (I/O Write). Indica a los dispositivos de E/S que deben leer el dato que en ese momento se encuentra en el bus. IOW# y IOR# deben ser activadas (nivel bajo) por el microprocesador o bien por un controlador DMA. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 10

11 Líneas de interrupción. IRQ[7:3,12:9,14,15] (Interrupt ReQuest). Para genera una interrupción debe mantenerse activa (nivel alto) una de estas 11 líneas de interrupción hasta que se obtiene la aceptación por parte del microprocesador. Las señales IRQ[12:9], IRQ14 y IRQ15 tienen la máxima prioridad (IRQ9 es la de más alta prioridad). De IRQ3 a IRQ7 son las de inferior prioridad (IRQ7 es la más baja). Las interrupciones IRQ[2:0], IRQ8 y IRQ13 son utilizadas en la placa madre activa del IBM PC/AT y no están disponibles en el conector del bus. NMI 2 Parity Error, Mem Refresh IRQ Channel 0 (System Timer) IRQ1 9 Keyboard IRQ2 A Cascade from slave PIC IRQ3 B COM2 IRQ4 C COM1 IRQ5 D LPT2 IRQ6 E Floppy Drive Controller IRQ7 F LPT1 IRQ8 F Real Time Clock IRQ9 F Redirection to IRQ2 IRQ10 F Reserved IRQ11 F Reserved IRQ12 F Mouse Interface IRQ13 F Coprocessor IRQ14 F Hard Drive Controller IRQ15 F Reserved DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 11

12 Líneas de arbitraje. DRQ[3:0,7:5] (DMA ReQuest). Líneas asíncronas utilizadas, por los periféricos o la CPU para ganar el servicio del DMA. DRQx debe mantenerse activa hasta obtener el reconocimiento correspondiente de DMA (DACKx#). La señal DRQ0 es la más prioritaria. DRQ[3:0] se utilizan para transferencias de DMA de 8 bits y DRQ[7:5] para las de 16 bits. DRQ4# es utilizada, en la placa de la CPU, y no está disponible en el conector del bus. DACK[3:0,7:5]# (DMA ACKnowledge). Son utilizadas para responder a las peticiones de DMA (activas a nivel bajo). AEN (Address Enable). Cuando se encuentra activada (nivel bajo) indica que se está llevando a cabo una operación del DMA, y que, por tanto, el microprocesador u otros dispositivos no pueden utilizar en el bus. T/C (Terminal Count). Esta línea de salida emite un pulso cada vez que es alcanzado por el contador de cualquier canal DMA el valor prefijado. MASTER. Cuando la CPU (o controlador DMA), obtienen respuesta (DACKx#) a una petición del bus (DRQx) en un esquema de conexión en cascada (daisy chain), el dispositivo solicitante activará MASTER (nivel bajo), lo que permitirá, al cabo de un ciclo, controlar las líneas de direcciones y datos y, en el siguiente ciclo, las líneas de escritura/lectura. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 12

13 Líneas de error y sincronismo. I/O CH CK (I/O Channel Check). Cuando esta señal de entrada se activa (estado bajo) indica a la CPU que se ha registrado un error de paridad en una operación de memoria o de E/S. CLK (CLocK). Esta señal constituye el reloj del sistema y debe ser utilizada tan solo a efectos de sincronización y no como patrón de una frecuencia fija. El periodo es de 167 ns. OSC (OSCillator). Esta señal de reloj de alta velocidad ( Mhz) tiene un periodo de 70 ns y no es síncrona con el reloj del sistema. REFRESH. Esta señal de salida/entrada se utiliza para indicar que se debe producir un ciclo de refresco de la memoria dinámica RAM (estado activo a nivel bajo). DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 13

14 Líneas de espera y sincronización. OWS (O Wait State). Indica al microprocesador que puede completar el ciclo del bus presente, sin necesidad de insertar ningún estado de espera. OWS puede ser generada por el decodificador de direcciones cuando el dispositivo accedido no requiera ningún estado de espera. I/O CH RDY (I/O Channel ReaDY). Esta señal es puesta a nivel bajo por una memoria o un dispositivo de E/S de acceso lento, con el objeto de que se inserten ciclos de espera de 167 ns cada uno y con un tiempo máximo de 2.5 us. I/O CH RDY debe ser activada tan pronto como se detecte la dirección especificada, con el correspondiente comando de lectura o escritura. MEM CS16 (MEMory 16 bit Chip Select). Cuando esta línea es activada, indica que la transferencia de datos que se está llevando a cabo es de acceso a memoria de 16 bits y con un estado de espera. I/O CS16 (I/O 16 bit Chip Select). Idem que la anterior, pero para un dispositivo de E/S. RESET DRV (RESET DRiVe). Se utiliza para reinicializar el sistema. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 14

15 PIN SEÑAL PIN SEÑAL A1 CHKCHK# B1 GND A2 SD7 B2 RESDRV# A3 SD6 B3 +5 A4 SD5 B4 IRQ2 A5 SD4 B5-5 A6 SD3 B6 DRQ2 A7 SD2 B7-12 A8 SD1 B8 NOWS# A9 SD0 B9 +12 A10 CHRDY B10 GND A11 AEN B11 SMWTC# A12 SA19 B12 SMRDC# A13 SA18 B13 IOWC# A14 SA17 B14 IORC# A15 SA16 B15 DAK3# A16 SA15 B16 DRQ3 A17 SA14 B17 DAK1# A18 SA13 B18 DRQ1 A19 SA12 B19 REFRESH# A20 SA11 B20 BCLK# A21 SA10 B21 IRQ7 A22 SA9 B22 IRQ6 A23 SA8 B23 IRQ5 A24 SA7 B24 IRQ4 A25 SA6 B25 IRQ3 A26 SA5 B26 DAK2# A27 SA4 B27 TC A28 SA3 B28 BALE A29 SA2 B29 +5 A30 SA1 B30 OSC A31 SA0 B31 GND PIN SEÑAL PIN SEÑAL C1 SBHE# D1 M16# C2 LA23 D2 IO16# C3 LA22 D3 IRQ10 C4 LA21 D4 IRQ11 C5 LA20 D5 IRQ12 C6 LA19 D6 IRQ15 C7 LA18 D7 IRQ14 C8 LA17 D8 DAK0# C9 MRDC# D9 DRQ0 C10 MWTC# D10 DAK5# C11 SD8 D11 DRQ5 C12 SD9 D12 DAK6# C13 SD10 D13 DRQ6 C14 SD11 D14 DAK7# C15 SD12 D15 DRQ7 C16 SD13 D16 +5 C17 SD14 D17 MASTER16# C18 SD15 D18 GND +5 GND Líneas de alimentación. Se han previsto en los conectores del bus hasta 10 líneas destinadas a propósitos de alimentación (+5V, -5V, + 12V y -12V). DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 15

16 Referencias Especificaciones EISA Specification, Version This document includes specifications for ISA as well as the "Extended Industry Standard Architecture" that defined a 32-bit extension to the ISA bus. At last check, this document could be ordered for a fee from Global Engineering Services. IEEE Draft Standard P996 - This document describes the mechanical and electrical specifications for standard PC-style systems. At last check it could be ordered for a fee from IEEE at PS/2 Technical Reference - AT Bus Systems - This document from IBM includes signal definitions and timing diagrams for the ISA bus used in some of IBM's PS/2 line of computers. At last check it could be ordered for a fee from IBM at Search IBM's PubCatalog for document number S85F Libros ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN ) ISA System Architecture, by Don Anderson and Tom Shanley (MindShare) (ISBN ) DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus ISA). Pág. 16