Prof. Dr.-Ing. F. Schubert VHDL

Transcripción

1 Very high speed integrated circuits Hardware Description Language standardizado en 1987 por I (Institute of lectrical and lectronics ngineers) como I Revisionado en 1993 I SIMULADOR SÍNTSIS-TOOL RSULTADO D LA SIMULACIÒN 1 HARDWAR & & /2006

2 La estructura de una descripción de los circuitos con A B & Y interconexíon hacia fuera: contenido (funcíon) interior: SÑALS entity architecture entity <nombre del circuito> is port (--entradas y salidas); end <nombre del circuito >; architecture <nombre de la arquitectura> of <nombre del circuito> is -- instrucciones de ; end <nombre de la arquitectura>; entity y architecture pertenecen juntos letras grandes y pequeñas son sin importancia comentarios empiezan con -- y terminan al final de la linea instrucciones terminan con punto y coma (;) nombres empiezan con una letra, entonces pueden seguir numeros, letras o subrayados /2006

3 UND-Gate (Y = A & B) entity UND is port ( A: in bit; B: in bit; Y: out bit); end UND; architecture COMPORTAMINTO of UND is Y <= A and B; end COMPORTAMINTO; palabras claves de son pequeñas valores definidos de su mismo son grandes tipo de datos bit: Wertevorrat 0 bzw. 1 atributo de la señal: in señal de la entrada out señal de la salida operador de asignación <= a la izquierda no hay niguna señal de la entrada a la derecha no hay niguna señal de la salida operador and otros: not nand or nor xor xnor Y <= not( A and B and C); Y <= ( A nand B) nand C; Y <= A nand B nand C; /2006

4 Selección de las posibilidades iguales asignación selectiva: [designación:] with <combinación de las señales > select <nombre de la señal> <= <termino lógico_1> when <valor de la señal_1>, <termino lógico_2> when <valor de la señal _2>,.. [<termino lógico_n> when others]; asignación con condición: [designación:] <nombre de la señal> <= <termino lógico_1> when <condición_1> else <termino lógico_2> when <condición _2> else.. <termino lógico_n>; La asignación selectiva se refiere a una señal La asignación con condición puede referirse a señales diversas /2006

5 Antivalenz-Gate entity ANTIVALNZ is port ( I: in bit_vector (1 downto 0); Y: out bit); end ANTIVALNZ; architecture ANTI_1 of ANTIVALNZ is with I select Y <= 0 when 00, 0 when 11, 1 when others; end ANTI_1; architecture ANTI_2 of ANTIVALNZ is Y <= 0 when I = 00 else 0 when I = 11 else 1 ; end ANTI_2; operador de la comparación = otros: /= < > <= >= tipo de datos bit_vector: como tipo de datos bit, pero juntado como un vector elementos del vector: e.g.: I(1), I(0) asignación: bit valor en. bit_vector valor en... como Bit-String (bit string literal) /2006

6 2-a-1-MUX con entrada de desbloquear (enable) S I0 I1 entity MUX2ZU1 is port ( I: in bit_vector (1 downto 0); S, : in bit; Y: out bit); end MUX2ZU1; architecture MUX1 of MUX2ZU1 is Y <= (I(0) and not and not S) or (I(1) and not and S); end MUX1; MUX 0 0 G 1 N 0 1 Y architecture MUX2 of MUX2ZU1 is with S select Y <= (I(0) and not ) when 0, (I(1) and not ) when 1 ; end MUX2; architecture MUX3 of MUX2ZU1 is Y <= (I(0) and not ) when S= 0 else (I(1) and not ); end MUX3; /2006

7 Tipo de Datos std_logic_1164 Otros valores que 0 o 1 Fijado en una biblioteca de library ieee; -- integración de la biblioteca use ieee.std_logic_1164.all; -- definición del contenido parcial -- paquete std_logic_ todas las extensiones de la lengua estados logicos de std_logic y std_logic_vector: U X desconocido, (simulador), no inizializado desc., fuerte (simulador), e.g. conflicto en un bus entre 0 y 1 0 0, fuerte 1 1, fuerte Z High_Z Tristate L 0, débil open emitter H 1, débil open collector W desc., débil, (simulador), e.g. conflicto en un bus entre L y H - don t care /2006

8 TRISTAT-DRIVR library ieee; use ieee.std_logic_1164.all; entity TRI_DRV is port ( X: in std_logic; N: in bit; Y: out std_logic); end TRI_DRV; architecture COMPORTAMINTO of TRI_DRV is Y <= X when N = 1 else Z ; end COMPORTAMINTO; /2006

9 La descripción de los circuitos combinatorios 1. cuaciones Boleanas entity NTROADD is port ( 1, 0, CIN: in bit; SUM, COUT: out bit); end NTROADD; architecture COMPORTAMINTO of NTROADD is SUM <= 1 xor 0 xor CIN; COUT <= (1 and 0) or (CIN and (1 xor 0)); end COMPORTAMINTO; descripción compacta sin don t care /2006

10 2. Tablas de Verdad entity NTROADD is port ( 1, 0, CIN: in bit_vector(0 downto 0); SUM, COUT: out bit); end NTROADD; architecture COMPORTAMINTO of NTROADD is signal TMP: bit_vector(2 downto 0); TMP <= CIN & 1 & 0; -- operador del encadenamiento with TMP select SUM <= 0 when 000, 1 when 001, 1 when 010, 0 when 011, 1 when 100, 0 when 101, 0 when 110, 1 when others; with TMP select -- con = oder COUT <= 1 when , 0 when others; end COMPORTAMINTO; /2006

11 architecture COMPORTAMINTO of NTROADD is signal TMP1: bit_vector(1 downto 0); -- señales locales signal TMP2: bit_vector(2 downto 0); TMP2 <= CIN & 1 & 0; -- operador del encadenamiento with TMP2 select TMP1 <= 00 when 000, 01 when , 10 when , 11 when others; COUT <= TMP1(1); SUM <= TMP1(0); end COMPORTAMINTO; Para Bit-Strings (bit string literal) descripciones duales, octales y hexadecimales son permitidas. Con subrayado (underscore, _ ) se puede hacer grupos. b 1100_1001 base 2, identificación b y B o 7_0_4_3 base 8, identificación o y O x AFF_19D0 base 16, identificación x y X Longitud del vector octal: múltiplo integral de 3 hexadecimal: múltiplo integral de 4... TMP <= b 0_0 when o 0, b 0_1 when o 1 o 2 o 4, b 1_0 when o 3 o 5 o 6, b 1_1 when others; /2006

12 l uso de don t care a) en la salida (3) (2) (1) (0) A(2) A(1) A(0) resto port ( : in std_logic_vector(3 downto 0); A: out std_logic_vector(2 downto 0));... with select A <= 1-- when x 0, 000 when x 3, 111 when x 4, --1 when x B, --- when others;... b) en la entrada with select A <= 111 when 01--, /2006

13 don t care en la entrada y en la salida (3) (2) (1) (0) A(2) A(1) A(0) resto A <= 1-- when = x 0 else 000 when = x 3 else 111 when (3 downto 2) = 01 else --0 when (3) = 1 and (1 downto 0) = 00 else --1 when (3) = 1 and (0) = 1 else --- ; /2006

14 Descripción de un automata con No es posible describir un modelo de las sistemas, que requiere asignaciones dependientes del tiempo, con asignaciones concurrentes de las señales. Hay una propia clase de las instrucciones en : Las instrucciones secuenciales (sequential statements) stos se puede utilizar solamente en un proceso (process). n un proceso solamente se permiten las instrucciones secuenciales (hasta la asignación de la señal). l proceso es concurrente. Sintaxis: [<nombre del proceso>:] process [(<lista de la sensibilidad>)] -- parte de la declaración -- <instrucciones secuenciales> end process [<nombre del proceso>]; <nombre del proceso> marca el proceso aumenta la legibilidad de las listas del red y de los diagramas de la conexión y facilita eliminar errores (debugging) <lista de la sensibilidad> (sensitivity list) numeración de las señales, que son separados por comas. Se comienza el proceso, quando una de estas señales cambia! /2006

15 l Proceder con Automatas Reconocimiento de los impulsos: Quando D es semejante a 1 por dos periodos de clock, se da A = 1 pon 0/0 0 Z D/A 0/0 1/0 1/1 1 Z A D pon 0 Z0 0 0 Z Z /2006

16 entity IMPULSO_MALY is port ( CLK, NPON, D: in bit; A: out bit); end IMPULSO_MALY; architecture MALY of IMPULS_MALY is type STADOS is (Z0, Z1); signal ZPLUS, Z: STADOS; STADO: process (NPON, CLK) if NPON = 0 then Z <= Z0; elsif CLK event and CLK = 1 then Z <= ZPLUS; end if; end process STADO; TRANS_RD: process (Z, D) case Z is when Z0 => if D = 1 then ZPLUS <= Z1; end if; when Z1 => ZPLUS <= Z0; when others => null; end case; end process TRANS_RD; SALIDA_RD: process (Z, D) case Z is when Z0 => A <= 0 ; when Z1 => A <= D; when others => null; end case; end process SALIDA_RD; end MALY; /2006

17 entity IMPULSO_MOOR is port ( CLK, NPON, D: in bit; A: out bit); end IMPULSO_MOOR; architecture MOOR of IMPULSO_MOOR is type STADOS is (Z0, Z1, Z2); signal ZPLUS, Z: STADOS; STADO: process (NPON, CLK) if NPON = 0 then Z <= Z0; elsif CLK event and CLK = 1 then Z <= ZPLUS; end if; end process STADO; TRANS_RD: process (Z, D) case Z is when Z0 => if D = 1 then ZPLUS <= Z1; end if; when Z1 => if D = 1 then ZPLUS <= Z2; else ZPLUS <= Z0; end if; when Z2 => if D = 1 then ZPLUS <= Z1; else ZPLUS <= Z0; end if; when others => null; end case; end process TRANS_RD; /2006

18 SALIDA_RD: process (Z) case Z is when Z2 => A <= 1 ; when others => A <= 0 ; end case; end process SALIDA_RD; end MOOR; todos los cambios de los estados tienen lugar en el proceso STADO la lista de sensibilidad contiene NPON y CLK ZPLUS no es en la lista, porque no efectua ningun cambio de los estados NPON es ejecutado asyncrono antes del clock clock: CLK event and CLK = 1 para el flanco de levantamiento de CLK también: rising_edge(clk) señal de la salida Z: para NPON = 1 y para CLK ningun flanco de levantamiento Z tiene que quedar constante (Store!) if... then... else : instrucción secuencial procesos TRANS_RD y SALIDA_RD: contienen la red de la transición y la red de la salida entregan ZPLUS y A reaccionan por cambios de Z o D type STADOS is (Z0, Z1, Z2); definición de un tipo de datos STADOS con los valores Z0, Z1 y Z /2006

19 Todos los cambios de las señales se logran solamente en los finales de los procesos!... signal SIG: bit;... process (CLK) SIG <= 1 ;... if SIG = 1 then... else... end if; end process; hecho en el clock que viene! Valores variables durante de un proceso: variables: válido solamente en un proceso entregación con una señal... signal SIG: bit;... process (CLK) variable SIG_VAR: bit; SIG_VAR := 1 ;... if SIG_VAR = 1 then... else... end if; SIG <= SIG_VAR; end process; /2006

20 CTR 4 C 1,3, 4 + C 2 P M1 3CT=15 T C C T G 3 C P G 4 MR R D 0 1, 2D Q0 D1 Q 1 D 2 D3 Q2 Q 3 SN74161A Prof. Dr. F. Schubert Hochschule für Angewandte Wissenschaften Hamburg DGT /2006

21 SN74161A library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity SN74161A is generic ( BITS: natural := 4); port ( C, P, CT, CP, MR: in bit; D: in std_logic_vector (BITS-1 downto 0); TC: out bit; Q: out std_logic_vector (BITS-1 downto 0)); end SN74161A; architecture COMPORTAMINTO of SN74161A is signal QINT: std_logic_vector (BITS-1 downto 0); ZAHLN: process (C, MR) if MR = 0 then QINT <= (others => 0 ); elsif C event and C = 1 then if P = 0 then QINT <= D; elsif (CT = 1 and CP = 1 ) then QINT <= QINT + 1 ; end if; end if; end process ZAHLN; TC <= 1 when (QINT = 2**BITS-1 and CT = 1 ) else 0 ; Q <= QINT; end COMPORTAMINTO; /2006

22 xclusiv-or library ieee; use ieee.std_logic_1164.all; entity XOR is generic(td: TIM := 20 ns); port(x1, X2: in std_ulogic; Q1: out std_ulogic); end XOR; architecture COMPORTAMINTO of XOR is Q1 <= X1 xor X2 after TD; end COMPORTAMINTO; /2006

23 Convertidor del código: GRAY -> binario library ieee; use ieee.std_logic_1164.all; entity GRAYBIN is port(: in std_ulogic_vector(3 downto 0); Q: out std_ulogic_vector(3 downto 0)); end GRAYBIN; architecture STRUK_LL of GRAYBIN is signal QINT1, QINT2: std_ulogic; component XOR port(x1, X2: in std_ulogic; Q1: out std_ulogic); end component; C1: XOR port map (X1 => (3), X2 => (2), Q1 => QINT2); C2: XOR port map (X1 => QINT2, X2 => (1), Q1 => QINT1); C3: XOR port map (X1 => QINT1, X2 => (0), Q1 => Q(0)); Q(1) <= QINT1; Q(2) <= QINT2; Q(3) <= (3); end STRUK_LL; /2006

24 Convertidor del código: binario -> BCD library ieee; use ieee.std_logic_1164.all; entity BINBCD is port(bcd: in std_ulogic_vector(3 downto 0); HBYT: out std_ulogic_vector(3 downto 0); LBYT: out std_ulogic_vector(3 downto 0)); end BINBCD; architecture STRUK of BINBCD is with BCD select LBYT <= "0000" when "1010", "0001" when "1011", "0010" when "1100", "0011" when "1101", "0100" when "1110", "0101" when "1111", BCD when others; with BCD select HBYT <= "0001" when "1010" "1011" "1100" "1101" "1110" "1111", "0000" when others; end STRUK; /2006

25 Convertidor del código: GRAY -> BCD library ieee; use ieee.std_logic_1164.all; entity GRAYBCD is port(in: in std_ulogic_vector(3 downto 0); HBYT_OUT: out std_ulogic_vector(3 downto 0); LBYT_OUT: out std_ulogic_vector(3 downto 0)); end GRAYBCD; architecture STRUK_HL of GRAYBCD is signal INT: std_ulogic_vector(3 downto 0); component GRAYBIN port(: in std_ulogic_vector(3 downto 0); Q: out std_ulogic_vector(3 downto 0)); end component; component BINBCD port(bcd: in std_ulogic_vector(3 downto 0); HBYT: out std_ulogic_vector(3 downto 0); LBYT: out std_ulogic_vector(3 downto 0)); end component; C1: GRAYBIN port map ( => IN, Q => INT); C2: BINBCD port map (BCD => INT, HBYT => HBYT_OUT, LBYT => LBYT_OUT); end STRUK_HL; /2006

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27 GRAYBCD GRAYBIN BINBCD IN(3:0) (3:0) XOR X2 Q1 X1 Q(3:0) INT BCD(3:0) HBYT(3:0) LBYT(3:0) HBYT_OUT(3:0) LBYT_OUT(3:0) XOR QINT1 X2 Q1 X1 XOR X2 Q1 X1 QINT /2001