4. ORGANIZACIÓN DE LA ENTRADA/SALIDA

Documentos relacionados
ARQUITECTURA DE LOS SUBSISTEMAS DE BUSES Y ENTRADA/SALIDA

Velocidades Típicas de transferencia en Dispositivos I/O

Estructura general de una Computadora Arquitectura Estructura Von Neumann

Arquitectura de Computadoras. Anexo Clase 8 Buses del Sistema

6. Entrada y Salida Explicación de la interfaz entre el computador y el mundo exterior.

Estructura y Tecnología de Computadores. Módulo D. Buses del computador. Tema 6. Características y protocolos de los buses

Entrada y Salida! EC-2721 Arquitectura del Computador I! Entradas/Salidas: Problemas. Entradas salidas: Criterios. Amplia variedad de periféricos!

Tema 3. Características y protocolos de los buses

Tema 3. Buses. Arquitectura de computadores. Plan 96. Curso Jerarquía de buses

PROBLEMAS TEMA 1: Estructuras de interconexión de un computador

2º Cuatrimestre MÓDULO 12: Introducción al Subsistema de Entrada/Salida. fc 2

Periférico: dispositivo que intercambia datos con la UCP o la memoria Problemas:

ARQUITECTURA DE LOS SISTEMAS BASADOS EN MICROPROCESADOR

FUNDAMENTOS DE COMPUTADORES BUSES I

TEMA 12: MEJORA DE LAS PRESTACIONES DE LA MEMORIA

Estructura de Computadores. Contenido. Sistema de E/S. 7.- E/S y dispositivos periféricos

Estructura y Tecnología de Computadores. Módulo D. Buses del computador

Tarea #6. Gestión de E/S y Planificación de Discos

Introducción a los sistemas de entrada/salida Profesores y tutorías

Velocidades Típicas de transferencia en Dispositivos I/O

ENTRADA-SALIDA. 2. Dispositivos de Carácter: Envía o recibe un flujo de caracteres No es direccionable, no tiene operación de búsqueda

ARQUITECTURA DE COMPUTADORES DESCRIPCIÓN BUS PCI (Tema 1: Conexión Externa de Procesadores. Buses)

Arquitectura de Computadoras. Clase 3 Entrada/Salida

Organización n del Computador 1. C13 buses

Electrónica Digital II

Tema 4: SISTEMAS DE ENTRADA/SALIDA. Un computador no puede estar formado sólo por la CPU y la memoria.

Tema III: Componentes de un Sistema Operativo

Sistema Operativo. Repaso de Estructura de Computadores. Componentes Hardware. Elementos Básicos

ALMACENAMIENTO Y OTROS ASPECTOS DE LA ENTRADA/SALIDA. Ancho de banda máximo posible: una palabra por ciclo de reloj de manera sostenida, es decir:

Organización del Computador 1 Buses

EVOLUCIÓN HISTÓRICA DE LOS µp

Contenidos. Arquitectura de ordenadores (fundamentos teóricos) Elementos de un ordenador. Periféricos

BUSES. Rosendo Pérez

SUBSISTEMA DE ENTRADA-SALIDA. Arquitectura de Computadores I 4º tema

Práctica 7 - Buses. Organización del Computador 1 1er. Cuatrimestre 2006

TEMA 6.- INTERFACES PARA DISCOS DUROS. nexo de conexión que facilita la comunicación entre dos dispositivos

Entrada salida y comunicación

Introducción a los Sistemas Operativos

Características de los Canales de E/S

Tema 6. El sistema de entrada-salida

Controlador de Floppy Disk - DMA

Arquitectura de Computadores. Tema 15. Buses

La memoria del ordenador

EL BUS I2C CARACTERISTICAS. Fernando Remiro

MICROPROCESADORES I ELECTRONICA DIGITAL III INTERFASE PROGRAMABLE A PERIFERICOS PPI 8255

Tema 0. Introducción a los computadores

Sistemas Operativos. Gestión de E/S Discos. Dr. Wenceslao Palma

Programación Concurrente y Paralela. Unidad 1 Introducción

GESTION DE ENTRADA Y SALIDA

Memoria y Entrada/Salida Tecnología Organización - Expansión

Sistema de memoria. Introducción

Sistemas Operativos Distribuidos. Sistemas Operativos Una visión aplicada

1) Se dispone de un computador de 32 bits con la siguiente estructura:

Sist s em e a m s s O per e ativos o. s Unidad V Entrada Sali l d i a.

Sistemas Operativos Distribuidos

Gestión de Entrada-salida

Bus I 2 C. Introducción

Buses y Subsistemas Internos de 32 bits

ARQUITECTURA DE VON NEUMANN Y HARVARD

Módulo 8: SCSI. Objetivos. Generalidades Evolución. Velocidad de Transferencia Acceso Secuenciales y Aleatorios Longitudes de SCSI Tecnología Hot Plug

TEMA 1. Arquitecturas multiprocesador: MIMD de memoria compartida (multiprocesadores) V 2.0

3.1. Buses Y La Transferencia De La Información.

Clase Práctica: Entrada Salida

MULTIPROCESADORES COMERCIALES. José M. Cámara v. 2.0

1.1. Modelos de arquitecturas de cómputo: clásicas, segmentadas, de multiprocesamiento.

Tema 5: Memorias. Espacio reservado para notas del alumno

Manejo de Entrada-Salida. Arquitectura de Computadoras

Introducción a la arquitectura de computadores

TEMA 9. SISTEMAS OPERATIVOS DISTRIBUIDOS

Tema 1: Introducción a los Sistemas Operativos

Memoria. M. en C. Erika Vilches. Parte 1

Estructura y Tecnología de Computadores. Módulo E. El subsistema de E/S. Tema 9. Acceso directo a memoria (DMA) y procesadores de E/S

TEMA 10 INTRODUCCIÓN A LOS SISTEMAS OPERATIVOS DISTRIBUIDOS. Introducción Hardware Software Aspectos de diseño

Subsistemas de memoria. Departamento de Arquitectura de Computadores

Práctica 9. Organización del Computador 1 2do. Cuatrimestre de 2005

Tema 4 Microprocesador MCF5282: Hardware

Manejo de Entrada-Salida. Arquitectura de Computadoras

Bases de Datos Paralelas. Carlos A. Olarte BDII

FUNDAMENTOS DE COMPUTADORES BUSES II

TEMA 1: Estructuras de interconexión de un computador

Estructura de los sistemas de cómputo

Soluciones a los problemas impares. Tema 5. Memorias. Estructura de Computadores. I. T. Informática de Gestión / Sistemas

ARQUITECTURA DE LA MEMORIA EN LOS DSPs

Memorias RAM. Basilio B. Fraguela Rodríguez. Copyright Basilio B. Fraguela 2006

Sistemas de E/S e Interconexión

Arquitectura de placas

Unidad IV. Chipset Controlador bus Puertos de E/S Controlador de Irrupciones

El comienzo del protocolo CAN (CONTROLLER AREA NETWORK) Laboratorio de Automatización II. UNQ PROTOCOLO CAN 1

Tema 2: Conceptos básicos. Escuela Politécnica Superior Ingeniería Informática Universidad Autónoma de Madrid

MEMORIAS. Arquitectura de Computadoras. (Conceptos Introductorios) M. C. Felipe Santiago Espinosa

Capítulo 1 Conceptos arquitectónicos

Microprocesador. Introducción. Instituto Sagrado Corazón de Jesús

Periféricos Interfaces y Buses

Arquitectura de Computadores. Apellidos, Nombre:

Tema 7: Sistemas de Entrada/Salida

SISTEMAS OPERATIVOS Arquitectura de computadores

Tema 6 CONEXIÓN ENTRE SUBSISTEMAS: BUSES. Estructura de Computadores OCW_2015 Nekane Azkona Estefanía

FUNDAMENTOS DE COMPUTACION INVESTIGACION PROCESADORES DIANA CARRIÓN DEL VALLE DOCENTE: JOHANNA NAVARRO ESPINOSA TRIMESTRE II

Estructura de Computadores Tema 1. Introducción a los computadores

Transcripción:

4. ORGANIZACIÓN DE LA ENTRADA/SALIDA Importancia de la E/S en el rendimiento del sistema Medidas de rendimiento de la E/S Buses: interfaz periféricos-procesador-memoria Serafín Benito OrCo I: entrada/salida 1

4.1. Importancia de la E/S en el rendimiento del sistema Error: medir el rendimiento de un sistema computador por el TUCP El rendimiento de un sistema depende de las diferentes partes que actúan en el camino entre la UCP y los dispositivos de entrada/salida; a saber: UCP Memorias caché y principal Bus UCP-memoria y bus de E/S Dispositivo de e/s y controlador, o canal, de E/S Eficiencia del software de E/S La parte más lenta limitará el rendimiento del sistema => hay que equilibrarlo Serafín Benito OrCo I: entrada/salida 2

Tiempo de ejecución de una carga de trabajo La actividad de E/S se solapa con la de la UCP => T CT = T UCP + T E/S T SOLAPAMIENTO Mejora de T CT al mejorar, sólo T UCP, G UCP veces Caso mejor. Máximo tiempo de solapamiento: T CT(MEJOR) = T UCP /G UCP + T E/S -Mín(T SOLAPAMIENTO,T UCP /G UCP ) Caso peor. Mínimo t. de solapamiento: T CT(PEOR) = T UCP /G UCP + T E/S -Máx(0, T SOLAPAMIENTO (T UCP -T UCP /G UCP )) Caso escalado. El t. de solapamiento se reduce en la misma medida que el tiempo de UCP T CT(ESCALADO) = T UCP /G UCP + T E/S -T SOLAPAMIENTO /G UCP Serafín Benito OrCo I: entrada/salida 3

Tiempo de ejecución de una carga de trabajo (cont.) Mejora de T CT al mejorar, T UCP, G UCP veces y T E/S, G E/S veces Sean NUEVOT UCP NT UCP T UCP /G UCP y NT E/S T E/S /G E/S Caso mejor T CT(MEJOR) = NT UCP + NT E/S -Mín(T SOLAPAMIENTO, NT UCP, NT E/S ) Caso peor. T CT(PEOR) =NT UCP + NT E/S - -Máx(0, T SOLAPAMIENTO - Máx(T UCP -NT UCP, T E/S -NT E/S )) Caso escalado. T CT(ESCALADO ) = NT UCP + NT E/S - -T SOLAPAMIENTO /(Máx(G UCP, G E/S )) Serafín Benito OrCo I: entrada/salida 4

Tiempo de ejecución de una carga de trabajo (cont.) No olvidar que la entrada/salida también repercute en TUCP Si es por sondeo, la UCP ejecutará un bucle de espera durante un tiempo que dependerá del rendimiento del dispositivo Si es por interrupciones, el manejo de las mismas también supone un tiempo de UCP Serafín Benito OrCo I: entrada/salida 5

4.2. Medidas de rendimiento de la E/S Cola Productor Servidor Tiempo de respuesta: t. desde que el productor coloca una tarea en la cola hasta que el servidor finaliza esa tarea Menor cuanto más vacía esté la cola Productividad: número de tareas completadas por el servidor en un período de tiempo Menor si la cola queda vacía => Prácticamente imposible optimizar ambos objetivos a la vez Serafín Benito OrCo I: entrada/salida 6

Tiempo de transacción persona-computador Tres componentes: Tiempo de entrada. Tiempo que tarda el usuario en introducir una orden. Tiempo de respuesta del sistema. Tiempo transcurrido desde que el usuario introduce la orden hasta que se visualiza la respuesta completa. Tiempo de asimilación (think time). Tiempo que transcurre desde la recepción de la respuesta hasta que el usuario comienza a introducir la siguiente orden. Serafín Benito OrCo I: entrada/salida 7

Tiempo de transacción persona-computador: algunos resultados Reducir t. de respuesta => reducir t. de asimilación Un ahorro de 0,7s en el t. de respuesta conlleva un ahorro, en el t. de asimilación, de 4,9s en el sistema convencional y de 2s en el entorno gráfico El tiempo de entrada no cambia Serafín Benito OrCo I: entrada/salida 8

Tiempo de transacción persona-computador: el tiempo de respuesta y el factor humano Las personas necesitamos menos tiempo de asimilación cuando se nos da una respuesta más rápida La productividad humana aumenta mucho con tiempos de respuesta inferiores al segundo La productividad de un principiante en un sistema con un tiempo de respuesta pequeño es similar a la de un experto en un sistema con un tiempo de respuesta grande Serafín Benito OrCo I: entrada/salida 9

Benchmarks de rendimiento de E/S en disco Benchmarks TP (procesamiento de transacciones) Miden el Nº. de transacciones por segundo (TPS) Generalmente se presupone un sistema formado por un gran cuerpo de información compartido por muchos terminales. Ejemplos típicos: Sistema de reservas de billetes de una compañía aérea Red de cajeros automáticos de un banco Serafín Benito OrCo I: entrada/salida 10

Benchmarks de rendimiento de E/S en disco: Debit Credit El benchmark DebitCredit ejecuta las operaciones de un cliente depositando o retirando dinero de un banco (TPC-A, TPC-B, etc. son versiones del DebitCredit con especificaciones más estrictas) La E/S de disco para el DebitCredit son lecturas y escrituras aleatorias de registros de 100 bytes junto con escrituras secuenciales ocasionales Serafín Benito OrCo I: entrada/salida 11

Benchmarks de rendimiento de E/S en disco: Debit Credit (cont.) A cada transacción corresponden Entre 2 y 10 entradas/salidas de disco Entre 5000 y 20000 instrucciones de UCP por cada e/s de disco Estos valores dependen de: La eficiencia del software de procesamiento de transacciones El ahorro de accesos a disco conseguido por mantener información en memoria principal Serafín Benito OrCo I: entrada/salida 12

Benchmarks de rendimiento de E/S en disco: Debit Credit (cont.) Principal medida de rendimiento: TPS máximo bajo la restricción de que el 95% de las transacciones tienen un tiempo de respuesta menor que 1s Escalabilidad: Para que un sistema pueda tener un mayor TPS se le exige un mayor número de cajeros y un mayor tamaño de los archivos de las cuentas: Tamaño del archivo de cuentas = TPS x 0,01 GB; Nº cajeros = 100 x TPS La escalabilidad es necesaria para evitar falsear resultados usando una memoria principal grande y un número de cuentas pequeño Serafín Benito OrCo I: entrada/salida 13

Benchmarks de rendimiento de E/S en disco: (cont.) Benchmark SPECsfs (System-Level File Server) Programa sintético pensado para evaluar sistemas que ejecutan el servicio de archivos de red (network file service o NFS) de Sun Microsystems Contiene una mezcla de lecturas, escrituras y otras operaciones en archivos, en un entorno de red También se le exige escalabilidad y un tiempo de respuesta medio menor que 50 ms Resultados: número de operaciones NFS por segundo frente a tiempo medio de respuesta Serafín Benito OrCo I: entrada/salida 14

4.3. Buses: interfaz periféricosprocesador-memoria Clases básicas de buses en un sistema computador Bus procesador-memoria o bus del sistema Corto, alta velocidad y adaptado al sistema de memoria para maximizar la anchura de banda memoria-procesador Bus de E/S Puede ser largo y aceptar un amplio rango en el ancho de banda de los dispositivos conectados a él Normalmente siguen un estándar de bus Serafín Benito OrCo I: entrada/salida 15

Buses en un sistema computador: bus único para memoria y E/S (sistemas de bajo coste) Processor Interrupts Cache Memory I/O bus Main memory I/O controller I/O controller I/O controller Disk Disk Graphics output Network Serafín Benito OrCo I: entrada/salida 16

Buses en un sistema computador: caso típico Serafín Benito OrCo I: entrada/salida 17

Buses en un sistema computador: arquitectura de altas prestaciones Serafín Benito OrCo I: entrada/salida 18

Tipos de líneas de un bus De datos De direcciones La dirección determina la fuente o el destino del dato (también los puertos de E/S se pueden direccionar) De control De temporización: determinan cuando empieza y termina cada transmisión Comandos de tipo de transacción: lectura/escritura, datos/estado, etc. Arbitraje: dan prioridad a unas transacciones sobre otras y deciden qué módulo tiene acceso al bus en cada momento Petición/reconocimiento de interrupción y otras Serafín Benito OrCo I: entrada/salida 19

Protocolos de bus: conceptos básicos Transacción típica a través de un bus Enviar una dirección y recibir o enviar un dato Protocolo de comunicación Especificación de la secuencia de eventos y temporización en la transferencia de información Controlador (master) del bus: tiene capacidad para iniciar una transacción Esclavo (slave) del bus: módulo activado por la transacción Serafín Benito OrCo I: entrada/salida 20

Principales decisiones en el diseño de buses Anchura del bus de datos Diferentes/las mismas líneas (multiplexadas en el tiempo) para datos y direcciones (afecta a la anchura de bus) Tamaño del bloque transferido en una transacción Transferir bloques de una palabra es más sencillo Transferir bloques de varias palabras mejora el rendimiento (el tiempo gastado por palabra en transferencias de direcciones y señales de control, es menor) Serafín Benito OrCo I: entrada/salida 21

Principales decisiones en el diseño de buses: bus síncrono Protocolo sencillo basado en una señal de reloj Ventajas: rapidez y bajo coste Inconvenientes Todos los elementos conectados al bus deben utilizar la misma señal de reloj No pueden ser largos si son rápidos debido al sesgo (skew) del reloj Típicamente, los buses procesador-memoria son síncronos Serafín Benito OrCo I: entrada/salida 22

Principales decisiones en el diseño de buses: bus asíncrono Carece de reloj => ventajas: Admite dispositivos de velocidades diversas Puede alargarse sin que por ello aparezcan problemas de sincronización ni de sesgo de reloj Protocolo entrelazado (fully interlocked o handsaking) Requiere señales de control específicas (por ejemplo Reqest y Acknowledge [petición y reconocimiento]) La fiabilidad del protocolo se basa en que entre dos cambios de estado consecutivos de la señal Req tiene que haber un cambio de estado de Ack y viceversa Típicamente, los buses de E/S son asíncronos Serafín Benito OrCo I: entrada/salida 23

Ejemplo de transacción asíncrona t0: El controlador (Master) coloca en el bus la dirección y los datos y especifica la operación escribir (baja Read) t1: Tras una espera, Master activa Req. t2: El esclavo activa Ack. ( he recibido la petición y los datos ) t3: Master desactiva Req. ( sé que has recibido mi petición y mis datos ) t4: El esclavo desactiva Ack. ( sé que has desactivado Req. ) Serafín Benito OrCo I: entrada/salida 24

Principales decisiones en el diseño de buses: bus de ciclo partido (split-cycle) En una lectura el controlador transmite una dirección al esclavo y se desconecta del bus Además transmite un identificador de sí mismo Otros controladores utilizan entonces el bus Cuando el esclavo en tiene listos los datos inicia la segunda parte del ciclo: Accede al bus como controlador y transmite el dato al peticionario (al que tiene identificado y que ahora se comporta como esclavo) Serafín Benito OrCo I: entrada/salida 25

Principales decisiones en el diseño de buses: bus de ciclo partido (cont.) Ventaja: mayor ancho de banda El tiempo muerto de la transacción iniciada por un controlador es aprovechado por algún otro Inconvenientes: El esclavo necesita una lógica para poder actuar como controlador Debido a que hay varios controladores, se necesita un mecanismo de arbitraje del bus Aumenta la latencia de las transacciones Es propio de sistemas con varios procesadores o dispositivos DMA conectados al bus Serafín Benito OrCo I: entrada/salida 26

Tipos de arbitraje del bus Paralelo centralizado BG: bus grant BR: bus request Serie (daisy chain) A.U.: arbitration unit Distribuido por autoselección Distribuido por detección de colisiones Serafín Benito OrCo I: entrada/salida 27

Arbitraje paralelo centralizado Cada dispositivo tiene una línea de petición del bus (BR) Árbitro centralizado Selecciona uno de los dispositivos que piden acceso al bus Le concede el acceso activando su línea BG Inconveniente: el árbitro central puede ser un cuello de botella en la utilización del bus Serafín Benito OrCo I: entrada/salida 28

Arbitraje serie Protocolo Mientras un controlador controla el bus, activa la línea bus busy (sin nombre en el gráfico) Si un controlador quiere acceder al bus activa BR Si hay una petición pendiente y el bus está desocupado, el árbitro activa BG Si un controlador no tiene petición pendiente deja pasar la señal BG al siguiente Si el controlador tiene una petición pendiente y detecta un flanco de subida en BG, toma el control del bus (puede iniciar una transacción) Serafín Benito OrCo I: entrada/salida 29

Arbitraje serie (cont.) Tener en cuenta el flanco en lugar del nivel de BG evita que un controlador que haya dejado pasar dicha señal, acceda al bus al mismo tiempo que otro u otros de menor prioridad => fallo de arbitraje Ventaja: simplicidad Inconvenientes: No garantiza la imparcialidad: los dispositivos de baja prioridad podrían no acceder nunca al bus El que la señal BG tenga que atravesar varios controladores reduce la velocidad del bus Serafín Benito OrCo I: entrada/salida 30

Arbitraje distribuido por autoselección Cada controlador que quiere acceso al bus coloca un código indicando su identidad Examinando el bus cada controlador puede determinar si es él el de mayor prioridad de los solicitantes de acceso Ventaja: no se necesita un árbitro central Inconveniente: se requieren más líneas para las señales de petición Serafín Benito OrCo I: entrada/salida 31

Arbitraje distribuido por detección de colisiones Cada dispositivo pide el bus independientemente Pueden producirse colisiones como consecuencia de varias peticiones simultáneas Los dispositivos leen el bus para detectar posibles colisiones (hay colisión si lo leído difiere de lo escrito en el bus) Los nodos que colisionan detienen la transmisión Un esquema de selección determina quien debe tomar el control del bus Por ejemplo, en Ethernet los dispositivos que colisionan retrasan la transmisión durante un intervalo aleatorio de tiempo Serafín Benito OrCo I: entrada/salida 32

Ejemplos de buses Bus VME FutureBus IPI SCSI Tipo bus CPU-mem. CPU-mem. E/S E/S Líneas de bus 128 96 16 8 Ancho dato 16-32 bits 32 bits 16 bits 8 bits Nº controladores Múltiple Múltiple Único Múltiple Arbitraje Serie Autosel. - Autosel. Temporización Ancho de banda (bloques 1 palabra) Ancho de banda (bloques ilimitados) Long. máx. bus Asíncr. 12,9 MB/s 13,6 MB/s 0,5 m Asíncr. 15,5 MB/s 20,8 MB/s 0,5 m Asíncr. 25,0 MB/s 25,0 MB/s 50 m Ambas 1,5 ó 5 MB/s 1,5 ó 5 MB/s 25 m Serafín Benito OrCo I: entrada/salida 33