Diseño de Polarización de Baja Tensión para Transistores Cascode Pablo Aguirre, Fernando Silveira Instituto de Ingeniería Eléctrica Universidad de la República Montevideo, Uruguay paguirre@fing.edu.uy RESUMEN En este articulo presentamos y verificamos experimentalmente el diseño del circuito de polarización más sencillo para transistores cascode, es decir, un transistor conectado como diodo. Utilizando las ecuaciones de un modelo compacto y válido en todas las zonas de operación (ACM), se logra fijar con precisión la tensión de drain de los transistores del espejo justo por encima de la tensión de saturación. Circuitos de prueba se fabricaron en tecnología CMOS 0,35µm para probar la robustez de la metodología de diseño frente a distintas zonas de operación (inversión débil, moderada y fuerte) y frente a efectos de canal corto. La desviación estándar en el valor medido de la tensión de drain es menor a 3 %. 1. INTRODUCCIÓN La etapa cascode permite aumentar significativamente la ganancia de un amplificador o la precisión de un espejo de corriente, sin agregar etapas que consuman corriente adicional. Sin embargo se reduce la excursión en tensión disponible. Por tanto en aplicaciones de baja tensión es importante contar con circuitos de polarización que maximicen el rango de excursión de esas etapas. Es decir, que polaricen el transistor cascode de forma tal que el transistor en serie con el transistor cascode quede en el borde de la saturación. Muchos circuitos se han presentado en la literatura para resolver este problema logrando además, los trabajos recientes, resolverlo en todas las zonas de inversión [1 3]. Sin embargo, los mismos utilizan estructuras relativamente complejas que sacrifican características como área de silicio o consumo. En este articulo mostramos que es posible utilizar la opción más simple de circuito de polarización, un transistor conectado como diodo, y dimensionarlo adecuadamente en cualquier nivel de inversión de los transistores de la etapa cascode, maximizando la excursión. Si bien la técnica presentada es aplicable a cualquier transistor cascode, en lo que sigue vamos a ejemplificarla en el caso de un espejo de corriente. 2. MODELO ACM Y LA TENSIÓN DE SATURACIÓN Para diseñar un circuito que fije la tensión de drain de los transistores del espejo justo por encima de la tensión de saturación, es conveniente utilizar un modelo del transistor que tenga expresiones simples para las relaciones Tensión - Corriente del transistor. Estas expresiones, sin embargo, deben también ser continuas en todas las zonas de operación del transistor (inversión fuerte, moderada y débil), como así también sus derivadas. El modelo ACM [4] es un modelo basado en la física del transistor que cumple con todos estos requerimientos. En él se expresa la corriente de drain como: I D = I S (i f i r ) (1) donde i f(r) es la corriente normalizada directa (reversa) e I S es la corriente específica del transistor: I S = 1 2 nµc oxφ 2 W T (2) L Aquí n es la pendiente sub-umbral, que depende levemente de V G, y µ, C ox,, W y L tienen sus significados habituales. En saturación directa la corriente de drain se puede aproximar como I D I S i f (3) La expresión usual para la tensión de pinch-off es V P = V G V T 0 (4) n y su relación con la corriente normalizada directa (reversa) y la tensión de source (drain) es V P V S(D) = f(i f(r) ) (5)
donde f(i f(r) ) = ( ) 1 + i f(r) 2 + ln 1 + i f(r) 1 (6) Por lo tanto, la característica de salida del transistor MOS (normalizada) de acuerdo al modelo ACM es V DS = 1 + i f 1 + i r + ln ( ) 1 + if 1 1 + ir 1 (7) Para definir la tensión de saturación del transistor vamos a utilizar la definición vista en [1]. En ella se define primero la ganancia máxima de un amplificador gate-común como: A = gm S gm D (8) donde gm S(D) es la transconductancia de source (drain). En el modelo ACM se tiene la siguiente expresión: gm S(D) = 2I ( ) S 1 + i f(r) 1 (9) Entonces, utilizando (7) podemos escribir la tensión de saturación, V DSsat, como ( [1, 4]) aquella tensión V DS para la cual se tiene una cierta relación A 1 entre las transconductancias gm S y gm D : ( V DSsat = ln (A) + 1 1 ( 1 ) + if 1 (10) A) V DSsat ln (A) + 1 + i f 1 (11) Es fácil de ver que esta expresión tiende a sus valores típicos tanto en inversión fuerte (i f 1, V DSsat if ) como en inversión débil (i f 1, V DSsat ln(a)). Pero además, resulta de mucha utilidad para diseñadores analógicos, donde el nivel de inversión, la ganancia en tensión y los rangos de excursión son parámetros usuales en cualquier diseño. 3. DISEÑO DEL CIRCUITO DE POLARIZACIÓN El circuito de polarización de un transistor cascodo debe fijar la tensión de gate del mismo de tal manera que asegure que el transistor conectado en el source funcione correctamente, es decir, en saturación. Sin embargo, para evitar perder una porción significativa del rango de excursión a la salida del circuito, existe un compromiso en ese valor de polarización. El circuito más simple posible para generar esa tensión es un transistor conectado como diodo, tal como Figura 1: Circuito de bias propuesto para una configuración cascodo. se muestra en la Figura 1. Este circuito no es nuevo naturalmente, pero sin embargo no es utilizado con frecuencia debido a la aparente falta de control sobre la tensión V D1 que fija el transistor M3. Un primer método de dimensionar este transistor fue presentado en [5], sin embargo, el mismo utilizaba expresiones asintóticas para la corriente. Utilizando las ecuaciones del modelo ACM vamos a ver que es posible dimensionar el circuito de manera que el mismo fije la tensión V D1 con precisión cerca de la tensión de saturación de M1, sin importar la zona de operación de ninguno de los transistores. Sea I b la corriente de polarización de M2 e I b /k la corriente de polarización de M3. Así, de acuerdo a la ecuación (3) obtenemos y por lo tanto I D2 I D3 = k = i f2(w/l) 2 i f3 (W/L) 3 (12) i f3 = i f2 (W/L) 2 k(w/l) 3 (13) Utilizando la ecuación (5) podemos escribir la tensión pinch-off de los transistores M2 y M3 como V P 2 = V D1 + f(i f2 ) (14) V P 3 = f(i f3 ) (15) donde, f(i f ) fue definido en la ecuación (6) El criterio es fijar i f3 de manera que V D1 quede un cierto V margen por sobre la tensión de saturación de M1, V DSsat1. Por lo tanto podemos escribir V D1 como V D1 = V DSsat1 + V margen (16)
Para relacionar las ecuaciones (14) y (15) vamos a utilizar el hecho de que V G2 = V G3 y por lo tanto V P 2 = V P 3 (V T 02 = V T 03 ). Entonces, si igualamos las ecuaciones (14) y (15) y sustituimos V D1 por la expresión dada en la ecuación (16), donde utilizamos la definición de V DSsat dada en la ecuación (11), llegamos a la siguiente ecuación de diseño: 1 + if3 1 + i f2 i + i f1 +... ( ) 1 + if3 1 ln = ln(a) 1 + V margen i + if2 1 (17) donde i f1 es el nivel de inversión del transistor M1. Podemos definir entonces la siguiente metodología de diseño para el transistor M3. Primero definimos V margen según las especificaciones del problema. También suponemos que M 1 y M 2 están diseñados atendiendo a otras consideraciones, como velocidad o ganancia. Entonces, utilizando la ecuación (17), podemos obtener numéricamente el nivel de inversión del transistor M3. Luego, dado el factor k definido según el presupuesto de consumo, con la ecuación (13) podemos obtener (W/L) 3. Es interesante resaltar que las dos ecuaciones utilizadas en la metodología son independientes de los parámetros de la tecnología siempre que los transistores M2 y M3 tengan el mismo V T 0. Esta suposición que puede parecer segura, sin embargo, no lo es tanto como se muestra a continuación. Consideremos el espejo cascodo de la Figura 2, donde para simplificar tomamos M1 y M2 como transistores idénticos, por lo que i f2 = i f1. A partir de la ecuación (13) definimos el factor α como la relación entre el nivel de inversión de M2 y M3 α = if 3 if 2 = (W/L) 2 k(w/l) 3 (18) Como vemos, α nos da también la relación entre el (W/L) de los transistores M 2 y M 3 teniendo en cuenta el factor de corriente k. Aplicando la ecuación (17) podemos ver en la Figura 3 como varía el factor α con respecto al nivel de inversión de los transistores M1 y M2 (i f2 ) para distintos valores de A. Esta Figura da una idea gráfica de la ecuación (17) y permite intuir que para muchos puntos de diseño nos encontraremos con que (W/L) 2 k(w/l) 3. Esto implica que, si mantenemos k 1 para acotar el aumento de consumo, tendremos transistores de geometrías muy disímiles, y por lo tanto la suposición de un V T 0 idéntico para ambos transistores pierde solidez, particularmente en tecnologías de canal corto. Figura 2: Espejo de corriente cascodo. Figura 3: Factor α = (W/L)2 k(w/l) 3 en función de i f2 (= i f1 ) para varios valores de A. Para evitar este problema vamos a utilizar un transistor unitario (M uni) con el cual, mediante asociaciones paralelo y serie, armar los transistores M2 y M3. Por simplicidad vamos a tomar M1 y M2 idénticos. Así, como se ve en la Figura 4, M1 y M2 van a estar formados por M transistores Muni en paralelo y M3 por N transistores Muni en serie. Habiendo salvado el efecto de la dependencia de V T 0 con la geometría del transistor como recién se mostró, en principio no hay problema en extender los resultados a transistores de canal corto, siempre y cuando la característica de salida del transistor llegue en algún punto al valor de A que se este considerando. La influencia de otras efectos de segundo orden se ven atenuados gracias a basarnos en el apareo de transistores unitarios idénticos.
L=5 L=0.35 WI MI SI WI I D (µa) 0,05 0,5 5 0,5 M UNI (W/L) 1/5 1/5 1/5 0,5/0,35 M 3 3 3 4 N 25 7 3 18 V D1 (mv) 262 332 541 262 Tabla 1: Diseño de los circuitos de prueba Figura 4: Asociación paralelo y serie de los transistores M1, M2 y M3 4. CIRCUITOS DE PRUEBA Para probar la teoría presentada en la sección anterior diseñamos cuatro circuitos de prueba en una tecnología CMOS estándar de largo mínimo 0,35µm. Todos tienen la misma topología de la Figura 2. Los 3 primeros utilizan transistores de largo L uni = 5µm y están polarizados en inversión débil (WI, i f = 1), moderada (MI, i f = 10) y fuerte (SI, i f = 100). El último utiliza transistores de largo L uni = 0,35µm para probar que al utilizar asociaciones paralelo y serie de un mismo transistor, esta técnica de diseño es insensible a efectos de canal corto. A modo de ejemplo este último circuito esta polarizado en inversión débil (i f = 1). La Tabla 1 muestra los tamaños de los transistores, las corrientes y la tensión V D1 esperada. El criterio utilizado para diseñar el transistor M3 de polarización para cada uno de los espejos de prueba fue el de lograr un V margen = 5 para un V DSsat definido con A = 100. En todos los casos se consideró k = 1. 5. RESULTADOS En las Figuras 5, 6 y 7 vemos la característica de salida del espejo de corriente cascodos con L = 5µm en inversión débil (WI), moderada (MI) y fuerte (SI). A su vez, cada caso esta comparado con la característica de salida de un espejo de corriente idéntico pero Figura 5: Característica de salida del Espejo de Mirror) cuando operan en WI (L = 5µm). En línea punteada, la tensión V D1 en función de V OUT. Figura 6: Característica de salida del Espejo de Mirror) cuando operan en MI (L = 5µm). En línea punteada, la tensión V D1 en función de V OUT. sin los transistores cascodo (espejo simple). También se presenta la evolución de la tensión V D1 con respecto
Figura 7: Característica de salida del Espejo de Mirror) cuando operan en SI (L = 5µm). En línea punteada, la tensión V D1 en función de V OUT. Figura 9: Medidas de V D1 cuando V OUT = 2V para 10 chips, comparadas con el valor establecido en el algoritmo de diseño. Figura 8: Característica de salida del Espejo de Mirror) cuando operan en SI (L = 0,35µm). En línea punteada, la tensión V D1 en función de V OUT. a V OUT. Se puede ver claramente en todos los casos la tensión de saturación equivalente del espejo cascodo correspondiente a la tensión V OUT donde V D1 se torna constante. Se puede ver también que la misma corresponde aproximadamente a 2V DSsat del espejo simple, pues estamos considerando los transistores M1 y M2 iguales. La Figura 8 muestra que efectivamente, la metodología de diseño se mantiene para transistores donde los efectos de canal corto no son despreciables. Por último, las Figuras 9 y 10 muestran como se comporta la tensión V D1 para distintas muestras del Figura 10: Histograma de los valores normalizados de V D1 con respecto a la media de cada circuito. mismo chip. Se midió la tensión V D1 cuando V OUT = 2V para 10 chips de una misma corrida. La Figura 9 muestra que en ningún caso la tensión cae por debajo del valor establecido en el algoritmo de diseño. Para determinar la variación relativa en cada caso, se normalizó la tensión V D1 con respecto a la media de cada caso y se realizó un histograma de la tensión normalizada que se muestra en la Figura 10. En el mismo se ve que el error más grande es menor a 8 % y la desviación estándar es σ = 2,58 %. Se puede ver, entonces, que todos los circuitos están dentro de un intervalo 3σ de la media. Incluso, se puede apreciar en la Figura 9 que la dispersión observada esta básicamente determinada por la dispersión de los espejos que utilizan transistores de largo 0,35µm. De considerarse solo los espejos con transistores de canal largo los resultados mejoran sensiblemente. Como trabajo futuro se planean realizar
más medidas y un análisis del mismatch del circuito para comparar con los resultados experimentales. 6. CONCLUSIONES Se presentó un método para el dimensionado general en todas las zonas de inversión de la polarización de etapas cascode, utilizando el circuito más simple posible: un transistor conectado como diodo. La aplicación de un layout basado en la asociación serie-paralelo de transistores unitarios permitió extender el método, deducido con un modelo de canal largo, a transistores donde las variaciones de V T 0 con la geometría son significativas (L = 0,35µm). El método propuesto fue analizado y verificado experimentalmente. Los resultados obtenidos respaldan la validez del método propuesto y muestran consistencia en varias muestras de una misma corrida. 7. AGRADECIMIENTOS Los autores agradecen el apoyo brindado por el programa MEP Research de MOSIS para la fabricación de los prototipos. 8. REFERENCIAS [1] V. Vincence, C. Galup-Montoro, and M. Schneider, A high-swing MOS cascode bias circuit for operation at any current level, in Proc. Int. Symp. on Circuits and Systems (ISCAS), vol. V, May 2000, pp. 489 492. [2] P. Heim and M. Jabri, MOS cascode-mirror biasing circuit operating at any current lavel with minimal output saturation voltage, Electronics Letters, vol. 31, no. 9, pp. 690 691, Apr. 1995. [3] B. Minch, A low-voltage MOS cascode bias circuit for al current levels, in Proc. Int. Symp. on Circuits and Systems (ISCAS), vol. III, May 2002, pp. 619 622. [4] C. Galup-Montoro, M. Schneider, and A. Cunha, A current-based MOSFET model for integrated circuit design, in Low-Voltage / Low-Power Integrated Circuits and Systems: Low-Voltage Mixed-Signal Circuits, E. Sanchez-Sinencio and A. Andreou, Eds. IEEE Press, ISBN 0-7803-3446-9, 1999, ch. 2, pp. 7 55. [5] F. Silveira, Analog design in SOI technology: Micropower and high temperature applications, Master s thesis, Université Catholique de Louvain, Louvain-la- Neuve, Belgique., 1995.