Arquitectura t de Computadores Clase 10: Diseño del microprocesador monociclo pt.2

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1 Arquitectura t de Computadores Clase 10: Diseño del microprocesador monociclo pt.2 Departamento de Ingeniería de Sistemas Universidad id d de Antioquia i Unidad de control principal Mediante el análisis de los campos de una y las líneas de control requeridas por la ruta de datos que hemos construido, podemos diseñar la unidad de control principal R type Load/ Store Branch 0 rs rt rd shamt funct 31:26 25:21 20:16 15:11 10:6 5:0 35 / 43 rs rt address 31:26 25:21 20:16 15:0 4 rs rt address 31:26 25:21 20:16 15:0 opcode Leído siempre Leído, excepto en load Escrito en tipo R y load: MUX adicional Extendido en signo 2 1

2 Ruta de datos con todos los muxes y señales de control 3 Efecto de las señales de control Señal Efecto cuando no se acciona (= 0) Efecto cuando se acciona (= 1) RegDst El número del registro de destino para la entrada Write register del banco de registros proviene del campo rt (bits 20:16 de la ) El número del registro de destino para la entrada Write register del banco de registros proviene del campo rd (bits 15:11 de la ) ió RegWrite Ninguno El registro seleccionado en la entrada Write register se escribe con el valor en la entrada Write data ALUSrc PCSrc El segundo operando de la ALU proviene de la segunda salida del banco de registros (Read data 2) El PC se actualiza con la salida del sumador que calcula el valor PC+4 El segundo operando de la ALU corresponde a los 16 bits inferiores de la extendidos en signo El PC se actualiza con la salida del sumador que calcula la dirección de destino del salto MemRead Ninguno El contenido de la memoria de datos en la dirección indicada se pone en la salida Read data MemWrite Ninguno El contenido de la memoria de datos en la dirección indicada se reemplaza con el valor en la entrada Write data MemtoReg El valor dirigido a la entrada Write data del banco de registros proviene de la ALU El valor dirigido a la entrada Write data del banco de registros proviene de la memoria de datos 4 2

3 Accionamiento de las señales de control Todas las señales de control (incluida ALUop) son accionadas por parte de la unidad de control, excepto la señal PCSrc PCSrc debe accionarse si la es beq (esta decisión la puede tomar la unidad de control basada en el opcode) y la salida Zero de la ALU está activa (esto sucede cuando el resultado de la resta de los dos registros en la ALU es cero) PCSrc = Branch AND Zero La señal Branch la genera la unidad de control Las señales de control se accionan de acuerdo con el opcode de la siguiente manera: 5 CPU: Ruta de datos + unidad de control 6 3

4 Operación de la ruta de datos: instrucciones tipo R 7 Operación de la ruta de datos: load 8 4

5 Operación de la ruta de datos: beq 9 Función de la unidad de control para el procesador MIPS monociclo Sus salidas son las líneas de control y sus entradas son el campo opcode de la 10 5

6 Función de control para el procesador MIPS monociclo Una implementación estructurada de la unidad de control es: 11 Implementación de saltos incondicionales (jump) Jump 2 address 31:26 25:0 La de salto incondicional jump produce una dirección de destino del salto El PC se actualiza mediante la concatenación de: Cuatro bits superiores del valor PC+4 Los 26 bits del campo inmediato de la jump Los bits 00 (para direccionar palabras) Su implementación requiere de: Un multiplexor adicional para seleccionar una nueva fuente para el valor del PC, que puede ser el PC incremental (PC+4), la dirección de destino de salto condicional (beq), o la dirección de destino de salto incondicional (jump) Una señal de control para el multiplexor adicional denominada Jump, obtenida a partir del opcode de la de salto incondicional 12 6

7 CPU: Ruta de datos + unidad de control con jump 13 Rendimiento del procesador monociclo Aunque el diseño monociclo funciona correctamente no se emplea en los procesadores modernos por su ineficiencia Todas las instrucciones tardan un ciclo de reloj en ejecutarse (CPI=1) El ciclo de reloj está determinado por el camino más largo en la máquina: Tipo de Tipo R Load word Búsquedade Búsqueda de Unidades funcionales empleadas por el tipo de Acceso al banco de registros Acceso al banco de registros ALU Acceso al banco de registros ALU Acceso a memoria Acceso al banco de registros Store word Búsqueda de Acceso al banco ALU Acceso a memoria de registros Branch Jump Búsqueda de Búsqueda de Acceso al banco de registros ALU Camino crítico 14 7

8 Visualización del camino crítico en el procesador monociclo Instrucción load word 15 Estimación del ciclo de reloj en el procesador monociclo Cuál es el ciclo de reloj asumiendo que los retrasos de todos los componentes son despreciables (incluidos los cables), excepto los de los siguientes, cuyo retraso se indica: Unidades de memoria: 2 ns ALU: 2 ns Banco de registros (R/W): 1 ns Tipo de Memoria de instrucciones Lectura banco de registros Retrasos (ns) Operación ALU Memoria de datos Escritura banco de registros Tipo R Load word Store word Branch Jump 2 2 Total (ns) 16 8

9 Desventajas del procesador monociclo El ciclo de reloj debe contener la más lenta Muy problemático si las instrucciones fueran más complejas (Ej: punto flotante) Muchos tipos de instrucciones soportarían un ciclo de reloj inferior Viola el principio de diseño Hacer el caso común más rápido El costo de la implementación hardware puede ser alto porque muchas unidades funcionales tienen que replicarse (debido a que la misma unidad no puede usarse más de una vez en el mismo ciclo de reloj) Sin embargo, es un diseño simple y fácil de comprender Soluciones alternativas: Reducir el ciclo de reloj y hacer que cada se ejecute en varios ciclos Procesador multi ciclo Traslapar la ejecución de varias instrucciones elevando la utilización del hardware y el rendimiento Segmentación (pipelining) Buscar y ejecutar varias instrucciones a la vez Procesadores superescalares 17 Procesador monociclo (Resumen) Cinco pasos para diseñar un procesador: 1. Analizar a la aqutectuade arquitectura del conjunto de instrucciones (ISA) (S Para conocer los requerimientos de la ruta de datos 2. Establecer los componentes necesarios para implementar la ruta de datos y elegir el esquema de reloj 3. Ensamblar la ruta de datos satisfaciendo los requerimientos 4. Analizar la implementación de las instrucciones para determinar las señales de control que tendrán efecto sobre el flujo de datos 5. Ensamblar la lógica de control 18 9

10 Lecturas recomendadas Computer organization and design. The hardware/software interface, 4th ed., Chapter 4. D. Patterson and J. Hennessy. Morgan Kaufmann Publishers 19 10