Procesador Segmentado

Transcripción

1 Organización del Computador I Verano Procesador Segmentado Basado en el capítulo 4 del libro de Patterson y Hennessy Verano 2014 Profesora Borensztejn

2 Segmentación Descompone una determinada operación en n suboperaciones a realizar en etapas distintas, de manera que se puedan realizar n operaciones simultáneas, cada una en una etapa distinta. Divide una operación en suboperaciones Desacopla las suboperaciones F F1 F2 F3 Procesador Segmentado Unidad 2 2

3 El ejemplo de la lavandería Ana, Brian,Cathy y Don Lavar, secar, doblar, guardar Media hora cada tarea. Procesador Segmentado Unidad 2 3

4 Segmentación No reduce la latencia de una instrucción, sino que ayuda a incrementar la productividad de toda la tarea. Permite que los recursos se utilizen óptimamente, sin ciclos ociosos. La velocidad, o frecuencia con que una instrucción sale del pipeline (cauce) está limitada por el tiempo de proceso de la etapa más lenta. Idealmente, la mejora en velocidad debida a la segmentación es igual al número de etapas: la segmentación involucra gastos las etapas pueden no estar equilibradas==> tiempo de inactividad El diseñador debe equilibrar la duración de las etapas. Procesador Segmentado Unidad 2 4

5 Ejecución de lw en la máquina uniciclo Instrucción Memoria Lect. ALU Memoria Escritura Total Registros Datos Registros Formato R Load Store Beq lw Ins R Alu Mem W lw lw 40 nseg Ins R Alu Mem W Ins R Alu Procesador Segmentado Unidad 2 5

6 Etapas de la Segmentación La instrucción se divide en 5 etapas: Ifetch Reg/Dec Ejec Mem WB Una etapa, un ciclo, debe acomodar la operación más lenta ===>> 10 nseg. El speedup ideal debiera ser 5. Procesador Segmentado Unidad 2 6

7 Máquina uniciclo vs segmentada lw Ins R Alu Mem W lw lw 40 nseg Ins R Alu Mem W Ins R Alu lw lw lw Ins R Alu Mem W Ins R Alu Mem W 10 nseg 10 nseg Ins R Alu Mem W 10 nseg 10 nseg 10 nseg 10 nseg 10 nseg Procesador Segmentado Unidad 2 7

8 Mejora de la Segmentación R R seg uni T = uni Tseg 120 = = 70 1,7 Donde están los problemas? Hay que considerar el tiempo de llenado y vaciado del pipeline (20nseg+20nseg) Las etapas tienen la misma duración y no realizan la misma cantidad de trabajo La eficiencia del pipeline es mayor al considerar muchas instrucciones, porque las latencias individuales aumentan pero la productividad disminuye. Procesador Segmentado Unidad 2 8

9 Uniciclo, Multiciclo vs Segmentada Load Store Ciclo 1 Ciclo 2 Ciclo 3 Ciclo 4 Ciclo 5 Ciclo 6 Ciclo 7 Ciclo 8 Ciclo 9 Ciclo 10 Load Store R Fetch Reg ALU Mem WB Fetch Reg ALU Mem Fetch Load Fetch Reg ALU Mem WB Store Fetch Reg ALU Mem WB R Fetch Reg ALU Mem WB Procesador Segmentado Unidad 2 9

10 Mejora de la Segmentación Suponemos que ejecutamos 100 instrucciones Uniciclo 40nseg * 1 CPI * 100inst= 4000 nseg Multiclo 10nseg * 4,5 CPI * 100 inst= 4500 nseg Segmentada 10nseg * (1 CPI * 100 inst + 4 ciclos) = 1040 nseg R R R R seg uni seg mult = = T T uni seg T T mult seg = = ,8 4,3 Procesador Segmentado Unidad 2 10 = = Ahora,Mejor!!!

11 Óptimo uso de recursos ciclos Inst 1 M Reg M Reg Inst 2 M Reg M Reg Inst 3 M Reg M Reg Inst 4 M Reg M Reg Inst 5 M Reg M Reg Procesador Segmentado Unidad 2 11

12 Problemas? No puede utilizarse el mismo recurso en el mismo momento para hacer distintas cosas. Por ejemplo: la memoria no puede utilizarse al mismo tiempo para leer instrucciones y escribir o leer datos. Varias instrucciones utilizan un mismo recurso en distintos momentos y se pierden los valores anteriores Por ejemplo: la ejecución de la segunda instrucción carga la instrucción de memoria sobre el registro IR aún cuando la primera instrucción depende de la información que había guardado en IR. Procesador Segmentado Unidad 2 12

13 Procesador Segmentado Lineal Todas las instrucciones tardan el mismo tiempo y atraviesan todas las etapas. Cada unidad funcional sólo puede ser usada una vez por instrucción (el flujo de información queremos que vaya siempre hacia la derecha) Cada unidad funcional debe ser utilizada en la misma etapa por todas las instrucciones. Queremos evitar problemas!!!! Por ejemplo: Lw IF Reg Eje Mem Wr R IF Reg Eje Wr Procesador Segmentado Unidad 2 13

14 Uso de U.F Paso Registros ALU Memoria Fetch Todas PC<--PC+4 Todas Inst<--M[PC] Lectura Todas Eje Tipo R: operación Lw y Sw: dirección Beq: operación y dirección Mem Lw y Sw PostW Lw Tipo R Procesador Segmentado Unidad 2 14

15 Memoria Se utiliza en la etapas Fetch y Memoria Debe poder soportar al mismo tiempo (distintas instrucciones) : lectura de instrucción lectura/escritura de dato Soluciones: una memoria con dos ports de lectura y uno de escritura memoria separada de instrucciones y datos Procesador Segmentado Unidad 2 15

16 ALU Se utiliza en la etapas Fetch y Ejecución Debe poder soportar al mismo tiempo : PC + 4 (Fetch) S=AopB o S=A+ inm16 o Z=(A=B) (Ejecución) S=PC+inm16 (Ejecución) Solución: 1 ALU y 2 sumadores

17 Banco de Registros Se leen en Decode y se escriben en Wb Debe poder soportar dos accesos de lectura y uno de escritura por ciclo. Se leen en la primera mitad del ciclo. Se escriben en la segunda mitad del ciclo.

18 MIPS Pipelined Datapath Chapter 4 The Processor 18

19 Registros de Segmentación Pcsrc MUX Entre cada etapa y la siguiente guardaremos la información que debe acompañar a cada instrucción en su marcha por el camino de datos. Z PC Memoria de Instrucciones PC+4 32 inst IF/ID ID/EX EX/MEM MEM/WB rs rt rd RegDst BusW RegW 5 LRA LRB 5 WR 5 Registros >>2 Alusrc WE Memoria de Datos W_src CL K Inm16 Ext

20 Registros de Segmentación Entre cada etapa y la siguiente guardaremos la información que debe acompañar a cada instrucción en su marcha por el camino de datos. Chapter 4 The Processor 20

21 Instrucción Tipo R Transferencias Físicas IR<---MEM[PC]; PC<--PC+ 4; BusA<---R[rs]; BusB<---R[rt] BusS<---BusA+BusB R[rd]<--BusS IR A B IR rd IF/ID ID/EX EX/MEM S IR rd S IR rd MEM/WB Procesador Segmentado Unidad 2 21

22 Instrucción Load Transferencias Físicas IR<---MEM[PC]; PC<--PC+ 4; BusA<---R[rs]; BusS<---BusA+ext(inm16); Dato<--Mem[busS]; R[rt]<--Dato IR A Ext(inm16) IR rt IF/ID ID/EX EX/MEM S IR rt Dato IR rt MEM/WB Procesador Segmentado Unidad 2 22

23 Instrucción Store Transferencias Físicas IR<---MEM[PC]; PC<--PC+ 4; BusA<---R[rs]; BusS<---BusA+ext(inm16); Mem[busS]<--BusB; IR A Ext(inm16) B IF/ID ID/EX S B EX/MEM MEM/WB Procesador Segmentado Unidad 2 23

24 Instrucción Beq Transferencias Físicas IR<---MEM[PC]; PC<--PC+ 4; BusA<--R[rs]; BusB<--R[rt]; dst<--- PC+4+ Signext(inm16)*4; Z<-- (BusA=BusB) ; si (Z) entonces PC<---dst; IR PC + 4 IF/ID A Ext(inm16) B PC + 4 ID/EX Z Dst EX/MEM MEM/WB Procesador Segmentado Unidad 2 24

25 Registros de Segmentación IR PC+4 IF/ID A B Ir rd Ir rt ext(inm16) PC + 4 ID/EX S Ir rd Ir rt B Z Dst EX/MEM S Ir rd Ir rt Dato MEM/WB Procesador Segmentado Unidad 2 25

26 Registros de Segmentación(mejor) IR PC+4 IF/ID A B Ir rd Ir rt ext(inm16) PC + 4 ID/EX S Reg B Z Dst EX/MEM S Reg Dato MEM/WB Procesador Segmentado Unidad 2 26

27 Traditional form Multi-Cycle Pipeline Diagram Chapter 4 The Processor 27

28 Single-Cycle Pipeline Diagram State of pipeline in a given cycle Chapter 4 The Processor 28

29 Pipelined Control (Simplified) Chapter 4 The Processor 29

30 Camino de Datos con Señales de Control Salto Zero MUX PC Memoria de Instrucciones PC+4 32 inst IF/ID ID/EX EX/MEM MEM/WB rs rt Inm16 rt rd BusW Ext LRA LRB RegW WR Registros >>2 Alusrc ALUctr Control WE Memoria de Datos W_src Aluop RegDst

31 Lógica de Control El secuenciamiento de control debe viajar con la instrucción a través del Camino de Datos. Cada ciclo de reloj se realizan escrituras en el PC, por lo tanto no hay señal especial de escritura para él. Los 4 registros de segmentación también se actualizan en cada ciclo. Dividimos las señales de control en 3 grupos, de acuerdo a la etapa en la que actúan. Instrucción Ejecución Memoria Wb RegDst ALUop1 ALUop0 ALUsrc Salto WE RegW W_src Formato R Lw Sw x x Beq x x Procesador Segmentado Unidad 2 31

32 Pipelined Control Control signals derived from instruction As in single-cycle implementation Chapter 4 The Processor 32

33 Juntando Todo Ext RegW BusW Registros LRA LRB WR RegDst PC inst Memoria de Instrucciones 32 ALUctr Memoria de Datos W_src >>2 Alusrc Zero MUX PC+4 IF/ID ID/EX EX/MEM MEM/WB Aluop Control ALU Salto EX M W M W W Control $10 $11

34 Chapter 4 The Processor 34 Pipelined Control

35 Identificar las instrucciones Ext 2090 RegW 11 BusW Registros LRA LRB WR RegDst PC inst Memoria de Instrucciones 32 ALUctr Memoria de Datos W_src >>2 Alusrc Zero MUX PC+4 IF/ID ID/EX EX/MEM MEM/WB 11 1 Aluop Control ALU Salto EX M W M W W Control $10 $11 $5 $

36 FIN Segmentado