Resolución de los Ejercicios de la Hoja 4

Transcripción

1 Resolución de los Ejercicios de la Hoja 4 José Miguel Montañana Aliaga. Fernando Castro Rodríguez. Francisco Tirado Fernández. Dpto. de Arquitectura de Computadores y Automática Facultad de Informática. Universidad Complutense de Madrid. 1/34

2 Problema 4.4 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria Suponiendo: La latencia de memoria son 40 ciclos. Las transferencias de bloques se realizan a 4 bytes/ciclo. El 50% de los bloques son modificados. El tamaño de bloque es de 32 bytes. El 20% de las instrucciones son transferencias de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? Si ahora suponemos además la existencia de un TLB tal que: El fallo de TLB produce una penalización de 20 ciclos. El acceso al TLB no afecta al tiempo de acierto de cache. El 0.2% de las referencias no se encuentran en el TLB. b) Suponiendo acceso a la cache con direcciones virtuales, calcular de nuevo el CPI efectivo teniendo en cuenta el TLB. c) Suponiendo ahora acceso a la cache con direcciones físicas, volver a calcular el CPI efectivo teniendo en cuenta el TLB. 2/34

3 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? CPI= CPI memoria.perfecto + Penalización_media_memoria Penalización_media_memoria= =Media de acceso a memoria por instrucción x tasa fallos x penal_fallo??? Lo calcularemos ahora 0.029??? Lo calcularemos ahora Todas las instrucciones acceden a la cache: 1 acceso/instrucción El 20% de las instrucciones acceden a la cache 0,2 accesos por instrucción 1+0.2=1.2 3/34

4 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? CPI= CPI memoria.perfecto + Penalización_media_memoria Penalización_media_memoria= =Media de acceso a memoria por instrucción x tasa fallos x penal_fallo ??? Lo calcularemos ahora Todas las instrucciones acceden a la cache: 1 acceso/instrucción El 20% de las instrucciones acceden a la cache 0,2 accesos por instrucción 1+0.2=1.2 4/34

5 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? CPI= CPI memoria.perfecto + Penalización_media_memoria Penalización_media_memoria= =Media de acceso a memoria por instrucción x tasa fallos x penal_fallo ??? Penal fallos (ciclos): Lo calcularemos ahora T. lect/escrit de bloque= latencia+(tamaño bloque/rel transfer)= 40+32/4 = 48 ciclos El 50% de los bloques están limpios: Fallo implica lectura mover 1 bloque : 48 ciclos El 50% de los bloques están escritos: Fallo implica escritura+lectura mover 2 bloques: 96 ciclos Promedio ciclos por fallo 0,5x48+ 0,5x96=72 ciclos 5/34

6 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? CPI= CPI memoria.perfecto + Penalización_media_memoria Penalización_media_memoria= =Media de acceso a memoria por instrucción x tasa fallos x penal_fallo Penal fallos (ciclos): T. lect/escrit de bloque= latencia+(tamaño bloque/rel transfer)= 40+32/4 = 48 ciclos El 50% de los bloques están limpios: Fallo implica lectura mover 1 bloque : 48 ciclos El 50% de los bloques están escritos: Fallo implica escritura+lectura mover 2 bloques: 96 ciclos Promedio ciclos por fallo 0,5x48+ 0,5x96=72 ciclos ciclos 6/34

7 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura a) Cuál sería el CPI para una cache directa unificada con post-escritura de 16KB y tasa de fallos de 0.029? CPI= CPI memoria.perfecto + Penalización_media_memoria Penalización_media_memoria= =Media de acceso a memoria por instrucción x tasa fallos x penal_fallo ciclos Penalización_media_memoria=1.2x0.029x72=2.51 CPI= =4.01 7/34

8 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura Si ahora suponemos además la existencia de un TLB tal que: El fallo de TLB produce una penalización de 20 ciclos. El acceso al TLB no afecta al tiempo de acierto de cache. El 0.2% de las referencias no se encuentran en el TLB. b) Suponiendo acceso a la cache con direcciones virtuales, calcular de nuevo el CPI efectivo teniendo en cuenta el TLB. El acceso al TLB no afecta al tiempo de acierto en la cache Sólo se accede al TLB en caso de fallo de la cache. Penalización añadida por los fallos del TLB: (media de acceso a mem. por instr)x(tasa de fallo cache)x(tasa fallo TLB) x20= = 1,2 x 0,029 x 0,002 x 20 = inst/ciclo ~ despreciable 8/34

9 CPI (ciclos por instr.) es de 1.5 con un sistema perfecto de memoria La latencia de memoria son 40 ciclos. Las transf. de bloques son de 4 bytes/ciclo. El 50% de los bloques son modificados El tamaño de bloque es de 32 bytes. El 20% de las inst. son transf. de datos. No hay buffer de escritura Si ahora suponemos además la existencia de un TLB tal que: El fallo de TLB produce una penalización de 20 ciclos. El acceso al TLB no afecta al tiempo de acierto de cache. El 0.2% de las referencias no se encuentran en el TLB. c) Suponiendo ahora acceso a la cache con direcciones físicas, volver a calcular el CPI efectivo teniendo en cuenta el TLB. Suponemos acceso con dirección física se accede siempre al TLB Penaliza añadida por fallos TLB: (media de acceso a mem. por instr)x(tasa de fallo cache)x(tasa fallo TLB) x20= = 1,2 x 0,002 x 20 = inst/ciclo CPI= ,048= /34

10 Problema 4.5 Un computador tiene memorias cache separadas de datos (8KB) e instrucciones (16KB) y las siguientes características: La tasa de aciertos de la cache de instrucciones es del 95 %. La tasa de aciertos de la cache de datos es del 85 %. El tamaño de bloque de la cache de instrucciones es de 8 bytes y el de la cache de datos es de 4 bytes. En ambos casos, cuando se falla se lee el bloque completo. La genera 10 8 referencias a instrucciones y 4x10 7 a datos por unidad de tiempo(ut). Cada una de estas referencias se suponen de un byte. El 20% de las referencias a datos son escrituras. El 25% de los bloques en la memoria cache de datos son modificados (escritos) durante su permanencia en ella. Calcular la anchura de banda media necesaria entre memoria principal y memoria cache en los siguientes casos: a) Con política de escritura directa (con asignación en escritura). b) Con política de post-escritura (con asignación en escritura). 10/34

11 Problema 4.5 INSTRUCCIONES: 10 8 reg/ut 1 reg=1b Bloque:8B TF=0.05 DATOS: 4 x10 7 reg/ut 1 reg=1b Bloque:4B TF=0.15 Escritura: 20% Bloques: 25% Tráfico Mp Mc (General) Instrucciones: Bytes por ut (Nº reg/ut)x TF x (nº Bytes/bloque) = 10 8 x0,05x8 = 4x10 7 B/ut fallos/ut fallos/ut Datos: Bytes por ut (nº reg/ut) x TF (nº Bytes/bloque) = 4 x10 3 x 0,15x4= 2,4x10 7 B/ut fallos/ut fallos/ut Tráfico Mc Mp 1. con escritura directa: 1B por cada escritura, haya fallo o no (No reg/ut)x Fracción escritura x 1B = 4x10 7 x0,2 = 8x10 6 B/ut total : 4x ,4x ,8x10 7 = 7,2 x10 7 B/ut 2. con post-escritura: 1 bloque por cada reemplazamiento de bloque sucio (Nº reg/ut) xtfx (frac bloques sucios) x (nº bytes/bloque) = = 4x10 7 x0,15x0,25x 4 = 6x10 6 B/ut total : 4x ,4x ,6 x10 7 = 7x10 7 B/ut 11/34

12 Problema 4.7 Una cache de instrucciones de tipo directo puede en algún caso proporcionar mejor rendimiento que una cache totalmente asociativa con reemplazamiento LRU. Explicar como es posible. Una cache de instrucciones directa puede ser mejor que una totalmente asociativa si se está ejecutando un bucle que no entra completo en la cache. Un bucle que accede a tres direcciones ABC y se repite ABCABCABC Supongamos caches de dos bloques, de manera que: A y C van al primer bloque (marco) B va al segundo El resultado es: En una cache directa tenemos fallo en el acceso a A y C, pero en B siempre acierta En una cache totalmente asociativa con reemplazo LRU se falla siempre (los dos últimos bloques referenciados son diferentes del que se referencia) 12/34

13 Problema 4.9 Considérese un procesador con instrucciones de 32 bits y una cache de instrucciones de 32 bytes con líneas de 8 bytes. Para los 2 fragmentos de código DLX siguientes, indicar la organización (y sus parámetros) que da lugar a una ejecución con el mínimo número de fallos (si hay varias que produzcan el mismo rendimiento, deberá escogerse la de menor coste hardware). 0,1,2,3,8,9,0, Prog 1 0 lw r1,100(r2) 0 lw r1,100(r2) 1 add r1,r1,r3 1 add r1,r1,r3 2 sub r4,r5,r1 2 sub r4,r5,r1 3 j 8 3 j mul r2,r2,r8 6 mul r2,r2,r8 7 sub r2,r2,r9 7 sub r2,r2,r3 8 div r8,r1,r4 8 add r8,r1,r0 9 j 0 9 j 6 0,1,2,3, 8,9,6,7,8,9,6, Prog 2 Tc x Tb=32 bytes. Tb=8 bytes. Tc=4, la cache tiene 4 bloques, en cada uno de los cuales caben 2 instrucciones. Con 4 bloques sólo hay tres configuraciones distintas de cache: c=0(asoc.); c=1 (2 bloques por conjunto) y c=2 (directa) 13/34

14 Prog 1: 0,1,2,3,8,9,0, Prog 2: 0,1,2,3, 8,9,6,7,8,9,6, Tc x Tb=32 bytes. Tb=8 bytes. Tc=4, la cache tiene 4 bloques, en cada uno de los cuales caben 2 instrucciones. Con 4 bloques sólo hay tres configuraciones distintas de cache: c=0(asoc.); c=1 (2 bloques por conjunto) y c=2 (directa) Prog 1: 0,1,2,3,8,9,0, Estos números indican las direcciones de palabra, Con 2 palabras por bloque, sus números de bloque son: 0,1,4, 0,1,4. Asignación Directa Asociativa por conjuntos 2 VIAS Totalmente asociativa TAG TAG : : : : CONFLICTO Conjunto 1 0: : : : NO CONFLICTO Conjunto 0 MEJOR ALTERNATIVA 14/34

15 Prog 1: 0,1,2,3,8,9,0, Prog 2: 0,1,2,3, 8,9,6,7,8,9,6, Tc x Tb=32 bytes. Tb=8 bytes. Tc=4, la cache tiene 4 bloques, en cada uno de los cuales caben 2 instrucciones. Con 4 bloques sólo hay tres configuraciones distintas de cache: c=0(asoc.); c=1 (2 bloques por conjunto) y c=2 (directa) Prog 2: 0,1,2,3, 8,9,6,7,8,9,6, Estos números indican las direcciones de palabra, Con 2 palabras por bloque, sus números de bloque son: 0,1,4,3, 4,3,4,. Asignación Directa Asociativa por conjuntos 2 VIAS Totalmente asociativa TAG : : : : : : Fallo Inicial No hay conflictos MEJOR ALTERNATIVA 15/34

16 Escritura directa: éxito: no transferencia lectura fallo: leer bloque memoria escritura éxito: escribir palabra en memoria fallo: leer bloque de memoria (Asignación en escritura) + escribir palabra en memoria Post-Escritura: éxito: no transferencia Lectura: fallo: Bloque limpio: leer bloque Bloque sucio: escribir bloque + leer bloque Escritura: Ídem a a la lectura 16/34

17 Problema 4.8 Un computador con memoria cache separada de datos e instrucciones tiene las siguientes características: El 90% de todas las referencias a instr. generadas por la son encontradas en la cache. El 80% de todas las referencias a datos generadas por la son encontradas en la cache. El bloque de la cache de instr. es de cuatro palabras y en cada fallo se lee el bloque completo. El bloque de la cache de datos es de 2 palabras y en cada fallo se lee el bloque completo. La genera 10 7 referencias a instrucciones y 2x10 6 referencias a datos. El 20% de estas referencias son escrituras. El 25% de los bloques en la memoria cache de datos son modificados (escritos) durante su permanencia en ella. Calcular la anchura de banda media necesaria entre memoria principal y memoria cache en los siguientes casos: a) Con política escritura directa (write-through) con asignación en escritura b) Con política post-escritura (copy-back) con asignación en escritura 17/34

18 Problema 4.8 INSTRUCCIONES: DATOS: 10 7 reg/ut 2 x10 6 reg/ut Bloque:2palabras Bloque:4 palabras TF=10% TF=20% Escritura: 20% Bloque sucios: 25% Tráfico Mp Mc (General) Instrucciones: palabras por ut (nº reg/ut)x TF x (nº pal/bloque)= 10 7 x0,1x4 = 4x10 6 palabras/ut fallos/ut fallos/ut Datos: palabras por ut (nº reg/ut) x TFx (nº pal/bloque)= 2 x10 6 x 0,2x2= 8x10 5 palabras/ut fallos/ut fallos/ut Tráfico Mc Mp 1. con escritura directa: 1pal por cada escritura en la datos, haya fallo o no (nº reg/ut)x Fracción escritura x 1pal = 2x10 6 x0,2x1 = 4x10 5 pal/ut total : 4x x x10 5 = 5,2 x10 6 palabras/ut 2. con post-escritura: 1 bloque por cada reemplazamiento de bloque sucio (nº reg/ut) xtfx (frac bloques sucios) x (nº bytes/bloque) = = 2x10 6 x0,2x0,25x 2 = 2x10 5 palabras/ut total : 4x x x10 5 = 5x10 6 palabras/ut 18/34

19 Arquitectura e Ingeniería de Computadores Problema 4.10 (examen curso ) En un procesador a 300MHz solicita un acceso a memoria cache para recoger una palabra cada ciclo de reloj. Para un determinado programa la tasa de fallos de memoria cache es 0.1, en caso de fallo se procede a reemplazar el bloque de 4 palabras. La cache utiliza la política de copy-back y cada bloque dispone de un bit que indica si se ha modificado desde que llego a la cache. El porcentaje de bloques que se modifican es del 35 %. Se construye un computador paralelo de memoria compartida con procesadores como este (con caches locales) se conectan a la memoria principal por medio de un bus con un ancho de banda de 5,2 G-palabras/ seg cual es el número máximo de procesadores que soportará esta configuración sin agotar el ancho de banda del bus? A 300MHz, 300x10 6 por segundo. Tasa de fallos 0,1 30x10 6 Cada fallo lee un bloque (4 palabras) 120x10 6 palabras/segundo. Bloque debe escribirse en mem en el reemplazamiento 120x10 6 x0,35 42x10 6 pal/seg Uso total del bus 162x10 6 5,2x 10 núm de proc soportados = 9 = x x x /34

20 Problema 4.11 (examen curso ) Un computador de 32-bits (palabra de 32 bits) y con una memoria direccionable en bytes, tiene una cache única de 512 bytes asociativa por conjuntos y con 2 bloques por conjunto. Cada bloque es de 4 palabras (16 bytes) y con reemplazamiento LRU. a) Para la siguiente secuencia de referencia indicar si el acceso es un acierto o un fallo. En caso de fallo indicar el tipo (inicial, capacidad, conflicto). Suponer la cache vacía al inicio. b) Calcular la tasa de aciertos y la tasa de fallos. Dirección 300 1BC A1 1B1 2AE 3B2 10C AE 1A8 3A1 1BA Acierto/fallo F F F F F F A F F A F F F F A A Tipo I I I I Cf I I I Cf Cf I Cf Tasa de aciertos = 4/16=0.25 Tasa de fallos= 1-tasa de aciertos =12 /16 = /34

21 Problema 4.12 Tenemos un procesador a 500 MHz con 2 niveles de cache, memoria principal y un disco para memoria virtual. El primer nivel de cache es separado para datos e instrucciones. Los parámetros del sistema de almacenamiento son los siguientes: Tiempo de acceso Tasa de fallos Cache nivel 1 1 ciclo 4% datos 1% instr. Tamaño del bloque 64 bytes Cache nivel 2 20 ciclos+ 1ciclo/64 bits 2% 128 bytes D 100ns+25ns/8 bytes 1% 16K bytes Disco 50ms+20ns/byte 16k bytes El TLB produce 0.1% de fallos para los datos con una penalización de 40 ciclos (las instrucciones no producen fallos en el TLB). Calcular el tiempo medio de acceso (TAMA) para instrucciones y para datos asumiendo que sólo se hacen lecturas 21/34

22 Problema 4.12 TAMA disco = (5x10 7 ns)+(16.384x20) = ns ciclos TAMA D = (100ns+25nsx(128bytes/8bytes))+0,01TAMA disco = = (100ns+25nsx16)+0,01TAMA disco = =500ns ,8ns ,4 ciclos TAMA L2 =T.Acierto L2 + Tasa de fallos L2 + Penali L2 = =(20 + (64bytes/64bits)) + 0,02 TAMA D = =(20 + 8) + 0,02 TAMA D = 5065,77ciclos TAMA inst = 1 + 0,01 xtama L2 = 51,66 ciclos TAMA datos = 1 + 0,04xTAMA L2 + 0,001x40 = 203,67 ciclos Tasa de fallos del TLB!! 22/34

23 EJERCICIO 4.13 (EXAMEN DEL CURSO ): Tenemos una memoria principal de 64Kb direccionable en bytes. Consideremos una memoria caché de: 4Kb con organización directa Líneas de 256 bytes Con precarga en todos los casos (fallo/ acierto) del bloque siguiente La siguiente secuencia de accesos a memoria principal es: 04F5h, 11E0h, 1500h, 2000h, 241Fh,16FFh, 1233h MOSTRAR EL CONTENIDO DE LA CACHÉ, indicando con los símbolos: * un fallo + un acierto - una precarga. Como el tamaño de la memoria principal es de 64Kb, necesitamos 16 bits para direccionarla. Como las líneas son de 256 bytes: los últimos 8 bits identifican el byte, los primeros 8 bits para identificar el bloque. Como la caché es de 4Kb, con líneas de 256bits tenemos 16 Marcos de Bloque (M-B) para 16 M-B necesitamos 4 bits 16 bits (4) TAG (4) IC (8) Selector de byte 23/34

24 M-B TAGs del contenido de la cache 24/34

25 M-B 04F5 11E F 16FF * * * 0-0* 0-0* 1* 0 1 2* TAGs del contenido de la cache 25/34