Caches unificadas vs. Caches separadas Comparativa (I)

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Adolfo Gómez Rey
hace 5 años
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1 Caches unificadas vs. Caches separadas Comparativa (I) Comparativa de frecuencias de fallos (VAX, 16 bytes/bloque, LRU, 2 vías) Ejemplo: Frecuencia de fallos (53% de referencias son instrucciones) En cache unificada de 32Kb: 4.3% En caches separadas de 16Kb: 53%*3.6%+47%*5.3%=4.4% Arquitectura de Sistemas Paralelos (33) Caches unificadas vs. Caches separadas Comparativa (II) Ejemplo: (75% de accesos a instrucción) a) Cache unificada de 32Kb. Penalización: 50 ciclos, Tiempo de acierto para instrucción: 1 ciclo, para datos: 2 ciclos (un solo puerto) b) Caches separadas de 16Kb. Penalización: 50 ciclos, Tiempo de acierto: 1 ciclo Solución: a) T acceso medio =75%*(1+4.3%*50)+25%*(2+4.3*50)= 3.4 ciclos b) T acceso medio =75%*(1+3.6%*50)+25%*(1+5.3%*50)= 5.0 ciclos Arquitectura de Sistemas Paralelos (34) 1

2 Optimización Cómo mejorar el rendimiento de las caches El objetivo es reducir el tiempo medio de acceso a memoria: Tiempo de acceso medio a memoria = Tiempo de acierto + + Frecuencia de fallos*penalización por fallo Existen tres formas de reducir el tiempo medio de acceso a memoria: Reducir los fallos de la cache (miss rate) Reducir las penalizaciones por fallo (miss penalty) Reducir el tiempo de acceso en caso de acierto (hit time) Arquitectura de Sistemas Paralelos (35) Optimización Reducción de fallos en las caches Existen tres tipos de fallos en una memoria cache: Forzosos (Compulsory): En el primer acceso a un bloque éste no se encuentra en la cache (fallos de arranque en frío o de primera referencia) Capacidad (Capacity): La cache no puede contener todos los bloques necesarios durante la ejecución de un programa Conflicto (Conflict): Diferentes bloques deben ir necesariamente al mismo conjunto o línea cuando la estrategia es asociativa por conjuntos o de correspondencia directa (fallos de colisión) Arquitectura de Sistemas Paralelos (36) 2

(37) fallos (II) Arquitectura de Sistemas

3 Reducción de fallos en las caches Tipos de fallos (I) Arquitectura de Sistemas Paralelos (37) Reducción de fallos en las caches Tipos de fallos (II) Arquitectura de Sistemas Paralelos (38) 3

Técnica: Incremento del tamaño de bloque (I) Incrementar el tamaño de bloque Ventajas: Se reducen los fallos forzosos como sugiere el principio de localidad espacial Inconvenientes: Aumentan los

4 Técnica: Incremento del tamaño de bloque (I) Incrementar el tamaño de bloque Ventajas: Se reducen los fallos forzosos como sugiere el principio de localidad espacial Inconvenientes: Aumentan los fallos por conflicto al reducirse el número de bloques de la cache y los fallos de capacidad si la cache es pequeña. La penalización por fallo aumenta al incrementarse el tiempo de transferencia del bloque Penalización por fallo Tiempo de transferencia Tiempo de acceso Frecuencia por fallo Tamaño del bloque Arquitectura de Sistemas Paralelos (39) Tamaño del bloque Técnica: Incremento del tamaño de bloque (II) Arquitectura de Sistemas Paralelos (40) 4

5 Técnica: Incremento del tamaño de bloque (III) Ejemplo: Tiempo de búsqueda = 40CLK Tasa de transferencia= 8bytes/CLK Tiempo de acierto= 1CLK a) Cache de 1Kb con línea de 16bytes b) Cache de 256Kb con línea de 256bytes Solución: a) Tiempo de acceso medio a memoria = %*(40+2)=7.321 ciclos b) Tiempo de acceso medio a memoria = %*(40+32)=1.353 ciclos Arquitectura de Sistemas Paralelos (41) Técnica: Incremento de la asociatividad Aumentar la asociatividad Ventajas: Se reducen los fallos por conflicto Inconveniente: Aumenta el tiempo de acceso medio al incrementarse el tiempo de acierto (multiplexión). También aumenta el coste debidos a los comparadores Cache de mapeado directo (1Kb): tamm= 1+(0.133*50)=7.65 ciclos Cache asociativa por conjuntos de 8 vías (128Kb): tamm= 1.14+(0.006*50)=1.44 ciclos Tiempo medio de acceso a memoria (ciclos) Arquitectura de Sistemas Paralelos (42) 5

6 Técnica: Cache victima (I) Caches víctimas: Consiste en añadir una pequeña cache totalmente asociativa (1-5 bloques) para almacenar bloques descartados por fallos de capacidad o conflicto. En caso de fallo, antes de acceder a la memoria principal se accede a esta cache. Si el bloque buscado se encuentra en ella se intercambian los bloques de ambas caches Cache víctima de 4 bloques reduce del 20% al 95% los fallos de conflicto en una cache de correspondencia directa de 4Kb (Jouppi 1990) Arquitectura de Sistemas Paralelos (43) Técnica: Cache victima (II) Arquitectura de Sistemas Paralelos (44) 6

7 Técnica: Cache pseudo-asociativa Caches pseudo-asociativas (o columna asociativa): Consiste en utilizar toda la capacidad de la cache para reubicar algunos bloques extra en bloques que en principio no les pertenece Implementación: Cuando en una cache de correspondencia directa se falla, antes de ir a buscar en la memoria principal puede intentarse en otro bloque (el correspondiente al índice pero con el bit más significativo invertido) del pseudo conjunto Tiempo de acierto Tiempo de pseudo-acierto Tiempo de fallo Arquitectura de Sistemas Paralelos (45) Técnica: Pre-búsqueda hardware de instrucciones y datos Pre-búsqueda hardware de instrucciones y dato: Consiste en que cuando se accede a memoria en caso de fallo no sólo se trae el bloque solicitado sino también los consecutivos, almacenándolos en un buffer. Si en el próximo acceso el bloque se encuentra en el buffer, se cancela el acceso en curso a la cache, se lee el bloque del buffer y comienza una nueva solicitud de pre-búsqueda. En un sistema con caches de datos e instrucciones separadas de 64Kb asociativas de 4 vías, un buffer de 8 bloques eliminan del 50% al 70% de los fallos (Palacharna and Kessler 1994) Arquitectura de Sistemas Paralelos (46) 7

8 Técnica: Pre-búsqueda controlada por el compilador (I) Pre-búsqueda controlada por el compilador: Otra alternativa consiste en que es el propio compilador el que inserta instrucciones de pre-búsqueda, solicitando datos cuando aún no son necesarios Pre-búsqueda en registro: El valor se almacena en un registro Pre-búsqueda en cache: El valor se almacena en la cache Arquitectura de Sistemas Paralelos (47) Técnica: Pre-búsqueda controlada por el compilador (II) for(i=0;i<3;i++) for(j=0;j<100;j++) a[i][j]=b[j][0]*b[j+1][0]; Fallos de cache = (3*100)/ = 251 for(j=0;j<100;j++){ prefetch(b[j+7][0]); prefetch(a[0][j+7]); a[0][j]=b[j][0]*b[j+1][0];} for(i=1;i<3;i++) for(j=0;j<100;j++){ prefetch(a[i][j+7]); a[i][j]=b[j][0]*b[j+1][0]; a[i][7]... a[i][99] y b[7][0]... b[99][0] pre-buscados Fallos de cache = (3*7)/2 + 8 = 19 (se evitan 232 fallos con 400 instrucciones prefetch) Arquitectura de Sistemas Paralelos (48) 8

9 Técnica: Optimización del compilador Optimización del compilador: El compilador reordena el código de manera que por la forma en como se hacen los accesos se reducen los fallos de cache Detectando conflictos y reordenando las instrucciones se han reducido los fallos un 50% en una cache de correspondencia directa de 2Kb con bloques de 4 bytes y 75% en una de 8Kb (McFarling 1989) Técnicas: Mejora de la localidad espacial: Mezcla de arrays e Intercambio de bucles Mejora de la localidad temporal: Fusión de bucles y Bloqueado Arquitectura de Sistemas Paralelos (49) 9

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