Evaluación de rendimiento

Transcripción

1 Evaluación de rendimiento Impacto de la jerarquía de memoria en el tiempo CPU Lección 6 Ing. Cristina Murillo Miranda Arquitectura de Sistemas Embebidos Programa de Maestría en Electrónica Énfasis en Sistemas Embebidos Escuela de Ingeniería en Electrónica Tecnológico de Costa Rica Ing. Cristina Murillo Miranda Evaluación de rendimiento 1 / 16

2 1 Impacto de la jerarquía de memoria en el tiempo CPU 2 Rendimiento de Memoria Cache 3 Cache unificada vrs Cache separada I$ y D$ 4 Espacio de diseño de memoria cache Ing. Cristina Murillo Miranda Evaluación de rendimiento 2 / 16

3 Impacto de la jerarquía de memoria en el tiempo CPU Tiempo CPU = (Ciclos de ejecución CPU + Ciclos detenidos Memoria )xt CLK Donde: T CLK = T = periodo del ciclo de reloj Ciclos de ejecución CPU = IC x CPI exec IC = número de instrucciones CPI exec incluye instrucciones ALU y Load/Store Ing. Cristina Murillo Miranda Evaluación de rendimiento 3 / 16

4 Impacto de la jerarquía de memoria en el tiempo CPU Donde: Tiempo CPU = IC x (CPI exec + MPI x MP) x T CLK MP: Miss penalty, penalidad por desaciertos MR: Miss rate, tasa de desaciertos MPI: Misses per instruction, pérdidas por instrucción. MAPI: Memory accesses per instruction, accesos a memoria por instrucción. MPI = MAPI x MR Tiempo CPU = IC x (CPI exec + MAPI x MR x MP) x T CLK Ing. Cristina Murillo Miranda Evaluación de rendimiento 4 / 16

5 Impacto de la jerarquía de memoria en el tiempo CPU Si se considera también la detención del pipeline causada por los diferentes riesgos: Tiempo CPU = IC x (CPI exec + SPI + MAPI x MR x MP) x T CLK Donde: SPI: Stalls per instrucción, ciclos detenidos por instrucción. Ing. Cristina Murillo Miranda Evaluación de rendimiento 5 / 16

6 Rendimiento de Memoria Cache Average memory access time: tiempo promedio de acceso a memoria: AMAT = Hit time + MR * MP Cómo mejorar el rendimiento de memoria cache? Reducir el tiempo de acierto (hit time). Reducir la tasa de desaciertos (miss rate). Reducir la penalidad de desaciertos (miss penalty). Ing. Cristina Murillo Miranda Evaluación de rendimiento 6 / 16

7 Cache unificada vrs Cache separada I$ y D$ AMAT para cache separada I$ y D$ AMAT = % Inst (Hit time + I$ MR * MP) + % Data (Hit time + D$ MR * MP) Usualmente,. I$ Miss Rate << D$ Miss Rate Ing. Cristina Murillo Miranda Evaluación de rendimiento 7 / 16

8 Cache unificada vrs Cache separada I$ y D$: ejemplo Asuma: 16KB I$ & D$: I$ miss rate=0.64 %, D$ miss rate=6.47 %. 32KB unificada: miss rate 1.99 %. 33 % loads/stores (operaciones de datos). Hit time=1, miss time=50. Se debe calcular el # de accesos totales a memoria, el % de accesos a memoria de instrucciones y a memoria de datos. 75 % de accesos por instrucciones (1/1.33). 25 % de accesos por datos (0.33/1.33) Ing. Cristina Murillo Miranda Evaluación de rendimiento 8 / 16

9 Cache unificada vrs Cache separada I$ y D$: ejemplo Se debe calcular el miss penalty: Miss time = Hit time + Miss penalty Puesto que: Hit time «Miss penalty Miss time Miss penalty Miss penalty = 50 Ing. Cristina Murillo Miranda Evaluación de rendimiento 9 / 16

10 Cache unificada vrs Cache separada I$ y D$: ejemplo AMAT harvard = 75 % ( % x 50) + 25 % ( % x 50) = 2.05 AMAT unificada = 75 % ( % x 50) + 25 % ( % x 50) = 2.24 En el caso de la cache unificada, se debe considerar un ciclo de espera puesto que esta compuesta solamente de un puerto. Ing. Cristina Murillo Miranda Evaluación de rendimiento 10 / 16

11 Reducción de la penalidad por desacierto (Miss rate) Introducir una memoria cache de segundo nivel. La cache L1 es lo suficientemente pequeña para soportar el tiempo de un ciclo del CPU. La cache L2 es lo suficientemente grande para capturar muchos accesos que de otra forma tendrían que ser dirigidos a memoria principal, reduciendo la penalidad por desacierto. Ing. Cristina Murillo Miranda Evaluación de rendimiento 11 / 16

12 AMAT para caches L1 y L2 AMAT = Hit time L1 + MR L1 * MP L1 Donde: Miss Penalty L1 = Hit time L2 + MR L2 * MP L2 AMAT = Hit time L1 + MR L1 * (Hit time L2 + MR L2 * MP L2 ) Ing. Cristina Murillo Miranda Evaluación de rendimiento 12 / 16

13 Tasa de desaciertos global y local Definiciones: Tasa de desaciertos local (miss rate): desaciertos en la cache divididos entre el número total de accesos a esta cache. Miss rate L1 para L1 Miss rate L2 para L2 Tasa de desaciertos global: desaciertos en la cache divididos entre el número total de accesos generados por el CPU. Miss rate L1 x Miss rate L2 La tasa de desaciertos global es más importante, puesto que indica cual fracción de los accesos a memoria del CPU va hacia la memoria principal. Ing. Cristina Murillo Miranda Evaluación de rendimiento 13 / 16

14 AMAT para caches L1 y L2 AMAT = Hit time L1 + MR L1 * (Hit time L2 + MR L2 * MP L2 ) Ing. Cristina Murillo Miranda Evaluación de rendimiento 14 / 16

15 Espacio de diseño de memoria cache Diferentes dimensiones interactuando: Tamaño de memoria cache. Tamaño de bloque. Asociatividad. Política de reemplazo. Write-through vrs Write-back. Ing. Cristina Murillo Miranda Evaluación de rendimiento 15 / 16

16 Referencias González, Antonio.; Latorre, Fernando.; Magklis, Grigorios., Processor Microarchitecture: An implementation perspective (1 ed.), Morgan & Claypool Patterson, David A.; Hennessey, John L., Computer Architecture, A Quantitative Approach (5 ed.), Morgan Kaufmann Ing. Cristina Murillo Miranda Evaluación de rendimiento 16 / 16