Modelo VHDL del RSCPU+

Transcripción

1 Omar X. Avelar & Omar de la Mora ARQUITECTURA DE COMPUTADORAS (ESI 031B) Instituto Tecnológico y de Estudios Superiores de Occidente (ITESO) Departamento de Electrónica, Sistemas e Informática (DESI) 1. OBJETIVO Extender la arquitectura del conjunto de instrucciones del procesador RSCPU agregando cuatro nuevas instrucciones para permitir el uso de un registro apuntador para direccionar la memoria. Agregar también a la arquitectura los elementos que se requieran para el soporte de estas instrucciones. Usar un simulador Lógico (Modelsim) para verificar la implementación correcta. La práctica debe realizarse en equipos de 2 personas. 2. ENUNCIADO Modifica la Descripción VHDL del RSCPU de tal forma que incluya la posibilidad de direccionar la memoria por medio de un registro apuntador denominado el Registro Índice IX. Los cambios requeridos para lograr esto son los siguientes: Agregar el registro apuntador IX (Registro Indice) de 16 bits. Este registro se podrá utilizar para direccionar la memoria y hacer transferencias entre la memoria y el acumulador utilizándolo como registro apuntador. El CPU debe realizar las instrucciones LDIX [value], INIX, LDAI y STAI descritas en la tabla. La instrucción LDIX [value] carga el registro IX con un valor inicial de 16 bits definido en los bytes 2 y 3 de la instrucción. La instrucción INIX incrementa el valor de IX. La instrucción LDAI carga el Acumulador con el contenido de la localidad de memoria direccionada por IX. La instrucción STAI almacena el contenido del acumulador en la localidad de memoria direccionada por IX. Cabe señalar que las micro-operaciones separadas por puntos y comas ocurren secuencialmente y las micro-operaciones separadas por comas ocurren simultáneamente. Instrucción LDIX [value] Código de instrucción Value Low Value High Micro-operaciones que describen la instrucción después de la obtención del código de operación DR <-M[AR]; AR<-AR+1; IX[7..0]<-DR, DR<-M[AR]; IX[15..8]<-DR INIX IX<-IX+1 LDAI AR<-IX; DR<-M[AR]; ACC<-DR STAI AR<-IX, DR<-ACC; M[AR]<-DR 3. PRUEBAS A EFECTUAR Calcular la serie de Fibonacci en el RSCPU. Desarrollar el programa en lenguaje ensamblador del RSCPU utilizando las cuatro instrucciones que se agregaron al CPU para proveer acceso a la memoria de datos. Los números, o serie de Fibonacci, están definidos por la siguiente recurrencia: F o =0 F 1 =1 F i =F i 1 F i 2, para i2 Por lo tanto, cada número de Fibonacci es la suma de los dos anteriores, generando la secuencia 0, 1, 1, 2, 3, 5, 8, 13, 21, 34, 55, Los números Fibonacci que irá calculando tu programa deben ser almacenados en la memoria a partir de una dirección inicial, llamemos a esa dirección A. De esta forma, el número 0 se almacenará en la localidad de memoria A, el primer 1 en la A+1, el segundo 1 en la A+2, el 2 en la A+3, y así sucesivamente hasta el número de Fibonacci mayor que quepa en 8 bits. Para ir moviendo el valor de la localidad de memoria en la que se van almacenando los números de Fibonacci se utiliza el nuevo registro índice IX, de tal forma que IX es inicializado con el valor de la dirección. para desplazarse a partir de esta dirección se incrementa el valor de IX. 4. SUGERENCIAS Antes de desarrollar tu programa en ensamblador, desarrolla tu programa en pseudo código o en algún lenguaje de alto nivel para que estés seguro de haber entendido la secuencia. Ya que hayas comprendido el funcionamiento de la secuencia, utiliza una localidad de memoria para almacenar el valor de la variable i y utiliza otras localidades de memoria para ir guardando los valores de la serie de Fibonacci. Como hasta este instante este CPU es de 8 bits, el maximo número que puede calcularse debe ser menor a 256, así que calcula la serie de Fibonacci hasta el máximo número de 8 bits. DICIEMBRE

2 5. PLANTEAMIENTO Siendo la siguiente figura un diagrama de la versión sencilla (Fig. 1) IXOUT es una señal de control que se usa para mandar el dato de IX al AR, ya que el IX solo tiene comunicación de lectura con AR de acuerdo a nuestra tabla de nuevas instrucciones. Instrucción LDIX [value] Código de instrucción Value Low Value High INIX IX<-IX+1 LDAI STAI Micro-operaciones que describen la instrucción después de la obtención del código de operación DR <-M[AR]; AR<-AR+1; IX[7..0]<-DR, DR<-M[AR]; IX[15..8]<-DR AR<-IX; DR<-M[AR]; ACC<-DR AR<-IX, DR<-ACC; M[AR]<-DR Otra consideración previa al agregar estas instrucciones es que en LDIX al igual que LDAC carga una dirección de 16 Bits por lo que este se hace en dos tiempos haciendo uso del registro temporal TR para de ahí sacarlo al bus de direcciones teniendo que en el tiempo LDIX3: Address Bus = TR (Dirección baja) + DR (dirección alta) En cuanto a las señales que se necesitan para cada micro-operación. LDIX LDIX1: READ, DRLOAD Fig. 1: Sin instrucciones extras. LDIX2: LDIX3: ARINC* DRLOAD, READ, TRLOAD Entonces para poder agregar el registro IX se hace lo siguiente (Fig. 2). LDIX4: DRBUS, IXLOAD INIX INIX1: IXINC* LDAI LDAI1: ARLOAD, IXOUT LDAI2: LDAI3: READ, DRLOAD, MEMBUS ACLOAD, DRBUS STAI STAI1: ARLOAD, IXOUT, DRLOAD, ACBUS STAI2: DRBUS, WRITE, MEMBUS * Nota: Las señales de control marcados no vienen incluidas en la descripción VHDL por lo que estas no serán tomadas en cuenta al añadirle nuestras instrucciones. Fig. 2: Diagrama modificado. Estas señales de control son activadas de manera didáctica para entender el funcionamiento del RCSPU, sin embargo no influyen meramente en algunos procesos. DICIEMBRE

3 6. MODIFICACIÓN EN LA DESCRIPCIÓN VHDL Debemos comprender que hay cinco secciones clave a editar. (1) Arquitectura. (2) Registros. (3) Señales de control. (4) Maquina de estados (FSM) : Fase de decodificación. (5) - Maquina de estados (FSM) : Fase de ejecución. (6) Micro-operaciones y señales de control. (5) (1) (2) (3) (6) (4) DICIEMBRE

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5 7. SERIE DE FIBONACCI ; Assembly program that calculates the Fibonacci numbers ; that fit on an unsigned 8 bit variable. ; Runs on a modified VHDL description of the RSCPU. ; ; Omar X. Avelar ; & Omar de la Mora Dec. 7th, ; ; Main loop ORG 0H INICIO: LDIX 0020H ; Loads first table index LDAI INIX STAC 030H ; 1 st val to temp. register LOOP: LDAC 030H MVAC ; To register LDAI STAC 030H ADD ; A_[n] + A_[n+1] INIX STAI ; A_[n+2] = A_[n] + A_[n+1] MVAC LDAC 031H ; Compares for last number XOR JPNZ LOOP STALL: JMP STALL ; Fibonacci Table ORG 0020H A0: DB 0 ; First two values of A1: DB 1 ; the Fibonacci sequence A2: A3: A4: A5: A6: A7: A8: A9: A10: A11: A12: A13: ; Temporary backup data ORG 030H temp: DB 0 cmpv: DB E9H ; 233 ; (Last Finonacci ; 8-bit Number) DICIEMBRE

6 8. SIMULACIÓN Con la ayuda de ModelSim de MentorGraphics pudimos simular nuestra descripción modificada en VHDL para corroborar que el programa efectúa lo pedido. Ya una vez incrementado el apuntador IX entonces se guarda este valor de la suma (Fig. 7). Comenzando con el diagrama a tiempos de las señales de control. Fig. 3: LDIX. El primer LDIX (Fig. 3) nos carga el valor de IX con 0x20, este es la dirección inicial de nuestra tabla para generar la secuencia de Fibonacci. Fig. 7: Guardando en la tabla. De esta manera se va generando nuestra serie de Fibonacci con un lazo de control el cual hará una XOR con el último valor que cabe en 8 Bits (siendo este 233) y detectar el encendido de la bandera Z. Fig. 4: Primer valor de la serie. Donde después se encuentra que nos carga el primer valor de la serie para iniciar con 0 (Fig. 4). Fig. 8: El ultimo valor de Fibonacci calculado y guardado. A continuación de muestra la corrida general del programa con los resultados de la tabla localizada en memoria (Fig. 9) a partir de la dirección 0x20 (30 en decimal). Fig. 5: Incrementando el apuntador IX. Ya una vez incrementado el apuntador IX con la instrucción INIX, se prosigue a efectuar la suma (Fig. 6) después de guardar este valor en la nueva dirección de la tabla y así ir construyendo nuestra tabla con la secuencia de Fibonacci. Fig. 9: Tabla con la serie de Fibonacci. Fig. 6: La primer suma, la cual es 0+1. DICIEMBRE