ARQUITECTURA PIPELINE O DE ENSAMBLAJE

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Felisa Navarro Vargas
hace 6 años
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1 ARQUITECTURA PIPELINE O DE ENSAMBLAJE Miguel Ángel Asensio Hernández, Profesor de Electrónica de Comunicaciones. Departamento de Electrónica, I.E.S. Emérita Augusta MÉRIDA.

2 Un procesador basado en la arquitectura de ensamblaje, trabaja a diferentes niveles con distintas instrucciones. Cada vez que el reloj del sistema completa un ciclo, cada instrucción en proceso avanza un estado dentro del pipeline; cuando una instrucción abandona el pipeline, una nueva ocupa su lugar. A pesar de que una instrucción puede tardar cinco o más ciclos de reloj en concluir desde el principio del pipeline hasta el final del mismo, el procesador puede finalizar la ejecución de una instrucción por cada ciclo de reloj bajo condiciones de procesamiento ideales. Algunos procesadores dividen los cinco estados básicos del pipeline en varias operaciones con el fin de reducir la complejidad de cada uno de ellos, creando lo que algunos fabricantes denominan diseño superpipeline. La teoría que fundamenta estos diseños consiste en la disminución o compactación de las operaciones lógicas en cada nivel con el fin de acelerar el paso de las instrucciones por los mismos; de esta forma se permite la aceleración del reloj.

4 Cuando se ejecuta una serie de instrucciones al ritmo de los pulsos de reloj, observamos que con el primero de ellos se realiza la fase de búsqueda de la primera instrucción I1. Con el segundo pulso, I1 pasa a la Unidad de Decodificación (D), dejando libre BI, que pasa a ser ocupada por la siguiente instrucción, I2. Con el tercer pulso, I1 pasa a Búsqueda de Operandos (BO), mientras que I2 llega a D e I3 se introduce a la unidad BI. Solo necesitaremos un pulso más para que I1 entre en fase de ejecución, y así completer la cadena.

Los pipelines de AMD y NexGen se apartan del canon clásico de esta arquitectura en la que un estado transfiere información al siguiente según un método

5 El K5 de AMD emplea seis estados pipeline y el Nx586 de NexGen (antes de que fuera absorbida por aquella) siete; en cualquier caso, ninguno de estos fabricantes cataloga sus diseños como superpipeline. Los pipelines de AMD y NexGen se apartan del canon clásico de esta arquitectura en la que un estado transfiere información al siguiente según un método secuencial y sincronizado. Ambos diseños desacoplan, o independizan, la lectura de instrucciones y la lógica de decodificación de las unidades de ejecución, permitiendo que la decodificación de instrucciones transcurra aparte de la ejecución de las mismas.

6 Pipeline de cinco estados. A pesar de que el procesador necesita cinco ciclos de reloj para entregar su primer resultado, puede generar un resultado por ciclo de reloj cuando el pipeline está lleno (para un funcionamiento ideal).

Los procesadores más avanzados que incorporan varios pipelines se denominan superescalares.

7 Diseño Superescalar. Un procesador con un solo pipeline se conoce como un procesador escalar; esto implica que sólo puede haber una instrucción en el nivel de decodificación (al comienzo del pipeline). Los procesadores más avanzados que incorporan varios pipelines se denominan superescalares. Estos procesadores pueden ejecutar más de una instrucción por ciclo de reloj de forma que pueden procesar más instrucciones que un procesador escalar de la misma velocidad de reloj. No todos los procesadores superescalares presentan el mismo diseño. El Pentium de Intel y la arquitectura M1 de Cyrix pueden tratar y ejecutar simultáneamente dos instrucciones a través de dos pipelines de forma que adoptan el papel de procesadores bifásicos.

8 Pipeline Superescalar de doble fase. Un diseño superescalar de doble fase, como el que emplea el Pentium de Intel, permite que el procesador produzca dos resultados por ciclo de reloj.

9 Ejecución Adelantada El aumento en el promedio de instrucciones que puede ejecutarse por ciclo de reloj resulta fundamental a la hora de maximizar el rendimiento de la CPU. En la implementación más sencilla de un diseño superescalar, la CPU puede verse severamente afectada por situaciones concretas que provoquen retenciones en uno de sus pipelines. Un diseño que permita la salida desordenada de instrucciones puede admitir que uno o más pipelines continúen en funcionamiento mientras que otro se encuentra bloqueado. Por tanto, instrucciones que se encuentran situadas en un punto concreto del programa pueden finalizar su ejecución antes que instrucciones precedentes que han quedado retenidas. Esta peculiaridad en el funcionamieto se denominada ejecución adelantada. Por supuesto, el procesador debe asegurarse de que los resultados no se escriben en memoria y que no se actualiza registro alguno en un orden que no sea el adecuado.

10 MEMORIA

El tratamiento adelantado de instrucciones lleva este concepto un poco más allá, permitiendo que el procesador gestione las instrucciones de un programa independientemente de

11 El tratamiento adelantado de instrucciones lleva este concepto un poco más allá, permitiendo que el procesador gestione las instrucciones de un programa independientemente de su orden. Por lo general este proceso implica la necesidad de un buffer de instrucciones, o ventana de instrucción, entre los niveles de decodificación y ejecución del pipeline.

Predicción de Bifurcaciones Una bifurcación supone la ruptura del flujo secuencial del código. Las bifurcaciones tienen lugar, por término medio, una vez cada seis o siete instrucciones.

13 Predicción de Bifurcaciones Una bifurcación supone la ruptura del flujo secuencial del código. Las bifurcaciones tienen lugar, por término medio, una vez cada seis o siete instrucciones. Puesto que las bifurcaciones condicionales no se resuelven hasta el estado de ejecución del pipeline, el procesador no puede saber qué instrucciones introducir en el pipeline inmediatamente después de la instrucción de bifurcación. Lo mejor que puede hacer el procesador cuando se enfrenta a una bifurcación es efectuar una suposición, técnica conocida como predicción de bifurcaciones. Sin este mecanismo, el procesador tendría que eliminar del pipeline instrucciones a medio terminar en el momento en el que se llegase a una bifurcación. Esto puede resultar especialmente penoso en el caso de los procesadores superescalares ya que puede haber varias instrucciones en los más diversos estados.

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