Microarquitectura (2da parte)

Transcripción

1 Microarquitectura (2da parte) Octubre 2012 Microarquitectura (2da parte)

2 Manejo del contenido de la memoria cache Algoritmos de reemplazo del contenido de los set s de la memoria cache: LRU: Least Recently Used. Se corresponde con el principio de vecindad temporal. LFU: Last Frecuently Used Random FIFO Microarquitectura (2da parte)

3 Cache miss: Impacto en el Pipeline de instrucciones Si la búsqueda de una instrucción o de un operando en el cache falla, entonces el procesador debe recurrir a la memoria principal. La demora en el acceso hace que el pipeline se atasque (stall) Una vez recuperado el dato de memoria principal se requieren (en este ejemplo), 5 ciclos de reloj adicionales para recuperar el ritmo de operación del pipeline!! Microarquitectura (2da parte)

4 Coherencia de un cache Una variable que está en el caché también está alojada en alguna dirección de la DRAM Ambos valores deben ser iguales Cuando el procesador la modifica hay varios modos de actuar Si el procesador realiza un miss mientras el controlador cache está accediendo a la DRAM para actualizar el valor, deberá esperar hasta que controlador cache termine la actualización para recibir desde este la habilitación de las líneas de control para acceder a la DRAM. Microarquitectura (2da parte)

5 Modos de actualización de información Write through: El procesador escribe en la DRAM y el controlador cache refresca el cache con el dato actualizado Write through buffered: El procesador actualiza la SRAM cache, y el controlador cache luego actualiza la copia en memoria DRAM mientras el procesador continúa ejecutando instrucciones y usando datos de la memoria cache Copy back: Se marcan las líneas de la memoria cache cuando el procesador escribe en ellas. Luego en el momento de eliminar esa línea del caché el controlador cache deberá actualizar la copia de DRAM. Microarquitectura (2da parte)

6 Estructura de Bus del sistema Multiprocesador con cache Microarquitectura (2da parte)

7 Multilevel cache Microarquitectura (2da parte)

8 Protocolo de coherencia de cache MESI Pensado para arquitecturas multiprocesador Cada línea de cache tendrá un estado: M - Modified: Línea presente solamente en éste cache que varió respecto de su valor en memoria del sistema (dirty). Requiere write back hacia la memoria del sistema antes que otro procesador lea desde allí el dato (que ya no es válido). E Exclusive: Línea presente solo en esta cache, que coincide con la copia en memoria principal (clean). S Shared: Línea del cache presente y puede estar almacenada en los caches de otros procesadores. I Invalid: Línea de cache no es válida. Microarquitectura (2da parte)

9 Interrupciones en SMP: El APIC A partir del Procesador Pentium, Intel agregó al chip del procesador un módulo llamado APIC: Advanced Programable Interrupt Controller, controlador de Interrupciones embebido que soporta multiprocesamiento. El APIC requiere ser específicamente habilitado. Su utilidad se nota cuando se diseñan sistemas con mas de un procesador (Symmetrical Multi Processor = SMP) En un sistema Mono Procesador, se puede trabajar sin habilitarlo, y usar los conocidos PIC s 8259 presentes en el motherboard. Si se lo habilita el procesador transforma los pines de interrupción en: PICCLK: Terminal de sincronización con el otro procesador PICD0 y PICD1 bus de comunicación de dos líneas Microarquitectura (2da parte)

10 I/O APIC El I/O APIC está incluido en el chipset que acompaña a cada procesador Si tenemos, por ejemplo, 4 procesadores, los APICs se conectan a través de un juego de tres líneas y por cada requerimiento de interrupción recibido desde los dispositivos de E/S conectados, el I/O APIC reparte las interrupciones entre los diferentes procesadores de acuerdo a las condiciones de disponibilidad obrando como balanceador de carga Microarquitectura (2da parte)

11 Fuentes de interrupciones del APIC Locales: Ingresan por los pines del procesador (con el APIC habilitado se llaman LINT0 y LINT1). Externas: El I/O APIC externo genera cuando recibe una interrupción desde algún dispositivo de E/S en particular. Inter Processor Interrupts (IPIs): Son enviadas y recibidas por un procesador para interrumpir a otro o a un grupo de procesadores conectados al mismo bus de sistema. Timer del APIC: Se lo programa para enviar a éste interrupciones periódicas. Overflow en el timer de Monitoreo de performance. Sensor térmico: Estos procesadores se auto interrumpen cuando su temperatura supera un valor tope determinado. Error interno en el APIC: SI se accede a un registro inexistente por ejemplo, el APIC se auto genera una interrupción. Microarquitectura (2da parte)

12 Micro-Arquitectura DX, 80486SX, 80486DX2, 80486DX4 Micro-Arquitectura 486

13 Cache Multi Level (L1, y L2 cache) Ejemplo práctico: Procesador 80486DX. Fue el primero en introducir esta arquitecturas Micro-Arquitectura 486

14 Micro-Arquitectura P5 Pentium, Pentium MMX Micro-Arquitectura P5

15 Procesador Pentium: Características Arquitectura Superescalar Dos pipelines de instrucciones U pipeline: Ejecuta instrucciones enteras o de punto flotante (equivale a la Unidad de ejecución del 486) V pipeline. Ejecuta solo instrucciones enteras en paralelo con el U. Dependencia de Información. Dependencia de Recursos. Bus externo de datos de 64 líneas Asegura la lectura de dos instrucciones a la vez ya que ejecuta dos instrucciones a la vez Branch Prediction Branch Target Buffer Dos Cache L1 internas: una de datos (8 Kbytes) y otra de código (8 Kbytes) Micro-Arquitectura P5

16 Branch Prediction Emplea Predicción estática de salto (es decir, asume que siempre salta). Branch Table Buffer (BTB). El procesador guarda en ese buffer la dirección destino de una instrucción de branch durante la etapa de decodificación. En el caso de que la predicción almacenada por la Unidad de decodificación del pipeline (U o V) haya sido exacta la instrucción se ejecuta sin atascos ni flushes del pipeline. Si al momento de la evaluación de la dirección de salto esta no coincide con la predicción almacenada en el BTB, debe buscarse el target correcto y se flushea el contenido de los pipelines. 4 ciclos de clock de demora en V pipeline 3 ciclos de clock de demora en el U Pipeline Micro-Arquitectura P5

17 Micro-Arquitectura P6 Pentium Pro, Pentium II, Pentium II Xeon, Celeron, Pentium III, Pentium III Xeon Micro-Arquitectura P6

18 Micro Arquitectura Three core engines Emplea Dynamic Instruction Scheduling Basado en una ventana de instrucciones y no en un pipeline superescalar. Las instrucciones se traducen en micro operaciones básicas (mops) Las mops ingresan a un pool (ventana) en donde se mantienen para su ejecución Los tres cores tienen plena visibilidad de esa ventana de ejecución Se aplica la técnica de ejecución fuera de orden y ejecución especulativa. La unidad de despacho y ejecución mantiene el modelo superescalar y lo combina con un super pipeline de 20 etapas La unidad de retiro enviará al exterior los resultados de acuerdo a la secuencia establecida en el programa. Micro-Arquitectura P6

19 Micro Arquitectura Three core engines Micro-Arquitectura P6

20 Funcionamiento del Core Consideremos el siguiente código genérico r1 = mem [r0] /* instrucción 1*/ r2 = r1 + r2 /* instrucción 2*/ r5 = r5 + r4 /* instrucción 3*/ r6 = r6 - r3 /* instrucción 4*/ La instrucción 1 genera un cache miss. La instrucción 2 depende del registro r1, no puede ejecutarse hasta no cargarse r1 con el valor válido en la instrucción 1. En este punto cualquier core basado en ejecución en orden, se detiene hasta que se obtenga el operando apuntado por [r0] desde la memoria del sistema. Micro-Arquitectura P6

21 Funcionamiento del Core Al crear una ventana de ejecución el procesador tiene visibilidad de mayor cantidad de instrucciones. De este modo, un procesador P6 es capaz de ejecutar fuera de orden las instrucciones 3 y 4 que no son dependientes de la 1, mientras la unidad de interfaz con el bus consigue el operando [r0]. La unidad de retiro no enviará al exterior los resultados fuera de orden, sino que lo hará de acuerdo a la secuencia establecida en el programa. La Unidad de Retiro puede enviar 3 resultados por ciclo de clock al exterior. De este modo agrandando todo lo posible la ventana de ejecución el procesador puede ejecutar fuera de orden y en forma especulativa mayor cantidad de instrucciones ante demoras en el acceso a los datos. Además puede ejecutar en forma especulativa ambas ramas de un branch, descartando luego de verificar la condición aquellas Ing. Marcelo correspondientes Doallo Micro-Arquitectura a lap6rama que no se

22 Three core engines en detalle Micro-Arquitectura P6

23 Three core engines en detalle (cont.) Next IP: Indice al cache de Instrucciones basado en el contenido que le provee el BTB ICache, envía a la Unidad de Decodificación la línea apuntada por Next IP y la siguiente, (total = 16 bytes alineados) La Unidad de Prebúsqueda rota los 16 bytes para justificarlos a los decodificadores y les marca el comienzo y fin de cada instrucción Los decodificadores de Instrucción toman las instrucciones IA-32 contenidas en los 16 bytes y las convierten en mops (código de operación decodificado listo para ejecutar, dos operandos fuentes, un operando destino, y algunos bits de estado) Instrucciones simples (La mayoría se traduce en 1 mop, el resto entre 2 y 4 mops) Instrucciones complejas: Son tomadas por el Microcode Instruction Sequencer que generará la secuencia necesaria de mops Micro-Arquitectura P6

24 Three core engines en detalle (cont.) Las mops se encolan en el Register Alias Table en donde las referencias a los registros IA-32 se convierten en referencias a registros internos de la Micro Arquitectura P6. Luego las mops se inyectan en el pool (o Re Order Buffer) La Unidad de Despacho y Ejecución las toma de este buffer mediante el bloque denominado Reservation Station y las deriva a sus diferentes puertos de ejecución. El criterio de selección no es el orden que ocupan en el flujo de programa sino el estado que indican los bits correspondientes de cada mop. Si estos bits indican que los operandos fuente de la instrucción están listos, se chequea si el recurso necesario para ejecutar esta mop está disponible. Si lo está se ejecuta. Si no se espera a que se libere el recurso y se envía Un procesador P6 puede despachar 5 mops por los diferentes ports de ejecución. Micro-Arquitectura P6

25 Three core engines en detalle (cont.) Las mops de branch se marcan en el pipeline con la dirección de caída y la dirección que se le precede. Cuando se ejecuta la instrucción en la JEU Si la dirección resultante coincide con la predicción almacenada en el BTB el resultado del procesamiento especulativo realizado en el Pool de Instrucciones se considera válido. Si el resultado no coincide entonces la JEU cambia el estado de todas las operaciones de la rama que se ejecutó especulativamente asumiéndosela como válida, y las remueve del Pool Instrucciones. Unidad de Retiro Chequea el estado de las mops en el pool (o Re Order Buffer). En busca de ejecutadas y sin ninguna mop precedente aún sin retirar del Pool de Instrucciones. Una vez retirada del Pool, escribe el destino IA-32 de la instrucción original con el resultado. Micro-Arquitectura P6

26 Micro Arquitectura NetBurst Pentium IV, Xeon, Pentium IV HT, Pentium M Micro Arquitectura NetBurst

27 Micro Arquitectura NetBurst: Diagrama Micro Arquitectura NetBurst

28 Micro Arquitectura NetBurst: Front end Fetch/decode unit Execution trace cache. Tamaño 12K mops. Funciones básicas: Prebúsqueda de instrucciones para ser ejecutadas Búsqueda de instrucciones que aún no han sido pre buscadas Decodificación de las instrucciones en micro-operaciones Generación de micro código para instrucciones complejas Envío al Trace caché de ejecución de las instrucciones decodificadas (mops) Predicción de saltos mediante algoritmos mas avanzados Micro Arquitectura NetBurst

29 Micro Arquitectura NetBurst: Out of Order Core Pentium IV: Micro Arquitectura NetBurst

30 Wide Dynamic Execution Cuatro vías de ejecución de Micro operaciones en paralelo por cada core Cuatro decodificadores. Hasta 5 decodificaciones por ciclo de clock. (contra las tres de la microarquitectura anterior) Microfusion Macrofusion ALU s mejoradas Micro Arquitectura NetBurst

31 Macrofusion Micro Arquitectura NetBurst

32 Macrofusion Micro Arquitectura NetBurst

33 Microfusion Una vez decodificadas las instrucciones se traducen en mops. La mayoría de las instrucciones se traducen en 1 mop. Las instrucciones complejas se convierten en varias mops. Las ALU ejecutan mops Microfusion permite agrupar varias mops en una mas compleja de modo de minimizar la cantidad de mops que se enviarán en cada unidad de ejecución. Micro Arquitectura NetBurst

34 Tecnología Hyperthreading Micro Arquitectura NetBurst

35 Consumo Tecnología SpeedStep. Las unidades inician su operación sub clockeadas, y aumentan la frecuencia a medida que la operación lo requiere (Pentium M) Micro Arquitectura NetBurst

36 Referencias Intel R 64 and IA-32 Architectures Software Developer s Manual Volume 1: Basic Architecture. Capítulo 2 Organización y Arquitectura de Computadores. 5ta. Ed. William Stallins.Capítulos 4, 12, 13, y 16 Micro Arquitectura NetBurst