MÓDULO 2 Sergio Noriega
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- Esteban Carrizo Robles
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1 MÓDULO 2 Sergio Noriega
2 CU9 PROYECTO CU9 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL BASADO EN EL PROYECTO CU8, DONDE SE ADICIONA UN MODO DE DIRECCIONAMIEMTO INDIRECTO A MEMORIA DE DATOS, A TRAVÉS DE UN REGISTRO INDICE DENOMINADO "IX".
3 ENTRADA S A FPGA MUXMDRI MEMORIA IX MUXMAR 2 MAR PC16R CU9 up16 FPGA RST CLK BUS ADDRESS BUS DATA_IN MUXRX RX ALU CCR IR CPU MDRO MDRI BUS CONTROL BUS DATA _OUT REGPA REGPB SALIDAS DE FPGA PORT A ENTRADAS A FPGA PORT B
4 CU9 IR X 0000 X 0100 X 0200 X 0300 X 0400 X 8000 X 0500 X 0600 X 070X X 0800 X 09X0 X 0AX0 X 0B00 X 0C00 X 0D00 X 0E00 X 0F00 X 1000 X 1100 X 1200 X 1300 X"1400" X"1500" X"1600" X"1700" = CLR RX = INC RX = LDI RX = DEC RX = NOP = RST = LDD RX = STR RX = OPERACIONES ARITMÉTICO- LÓGICAS ENTRE MEMORIA DE DATOS Y REGISTRO RX = STR RXL, PORT A = BIT SET I, PORT A = BIT CLR I, PORT A = INC PORT A = DEC PORT A = LDI RX, PORT B = BTIJC, PORT B = BTIJS, PORT B = JMP PC, DIR = JMP PC, IF Z, DIR = JMP PC, IF C, DIR = DEC RX, IF NZ = LDI IX = INC IX = LDD RX, IX = STR RX, IX RESERVADOS PARA OPER. CON LA "ALU" USO ESTOS BITS PARA ENTRAR EL CÓDIGO DE IDENTIFICACIÓN DEL BIT A SELECCIONAR: PORT_A(BIT 0) = 000 PORT_A(BIT 1) = PORT_A(BIT 6) = 110 PORT_A(BIT 7) = 111 Total: 40 instrucciones
5 CU9 DIRECCIONAMIENTO INDEXADO SE SUMAN LAS SIGUIENTES INSTRUCCIONES : LDI_IX INC_IX LDD_RX_IX STR_RX_IX CARGA INMEDIATA DE REGISTRO "IX". INCREMENTO DEL CONTENIDO DEL REGISTRO "IX". CARGA DE "RX" CON CONTENIDO DE MEMORIA APUNTADA POR REGISTRO "IX". CARGA DE MEMORIA APUNTADA POR REGISTRO "IX" CON EL CONTENIDO DE "RX".
6 IX
7 MUXMAR2 MUXMAR2 PC MDRI IX SELEMUXMAR
8 CU9
9 CU9 CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO RUTINA DE PRUEBA 0000 CLR RX 0001 LDI IX, 0A A STR RX, IX 0004 INC IX 0005 INC RX 0006 STR RX, IX 0007 INC IX 0008 INC RX 0009 STR RX, IX 000A LDI IX, 0A00 000B 0A00 000C LDD RX, IX 000D STR RXL, PORTA 000E INC IX 000F STR RX, IX 0010 STR RXL, PORTA 0011 INC IX 0012 STR RX, IX 0013 STR RXL, PORTA 0014 INC RX 0015 JMP PC,
10 CU9 SE PRUEBAN LAS INSTRUCCIONES RELACIONADAS CON EL REGISTRO IX PRIMERO : SE ESCRIBEN LAS POSICIONES DE RAM DE 0A00, 0A01 Y 0A02 CON "STR RX,IX" SEGUNDO: SE LEEN DICHAS POSICIONES CON "LDD RX, IX" MIENTRAS SE ESCRIBEN EN PORTA. TERCERO: AL TERMINAR EL CICLO, SE INCREMENTA RX Y SALTA A "0001" DONDE SE REPITE TODO PERO CON NUEVOS VALORES DE "RX" EN UN LOOP INFINITO.
11 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE INSTRUCCIÓN LDI_IX
12 CU9
13 CU9
14 CU9
15 CU9 RUTINA SIMILAR A LA DE "LDI RX"
16 CU9
17 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE LAS INSTRUCCIONES LDD RX, IX Y STR RX, IX
18 CU9
19 CU9 PARA RACIONALIZAR ESTADOS, VUELVO A UTILIZAR PARTE DE LAS RUTINAS DE "LDD RX, MEM" Y "STR RX, MEM" COMUNES A "LDD RX, IX" Y "STR RX, IX".
20 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE INSTRUCCIÓN "INC IX"
21 CU9
22 U16P PROYECTO U16P EL MISMO DISEÑO EN VHDL DE MICROPROCESADOR DEL PROYECTO CU8, PERO ELIMINANDO LAS ENTRADAS-SALIDAS EMPLEADAS PARA TEST.
23 UP16 COMO ERA DE ESPERAR, LA LÓGICA UTILIZADA NO HA VARIADO. SÓLO SE AHORRÓ EN LA CANTIDAD DE PINES DISPONIBLES QUE HA BAJADO A 18 (PORTA, PORTB, RST Y CLOCK)
24 UP16 PLACA DE0-NANO CYCLONE IV CLK 50 MHZ PORTA PORTB(0) RESET EP4CE22F17C6 PORTB(5,4,3,2)
25 UP16
26 UP16 EP4CE22F17C6
27 UP16KIT DISTRIBUCIÓN DE COMPONENTES A UTILIZAR EN LA PLACA DE0-NANO LAS ENTRADAS A LOS PINES E1 Y J15 TIENEN RESISTENCIAS DE PULL-UP POR LO QUE ESTÁN NORMALMENTE EN 1.
28 UP16KIT
29 UP16 PORTB(5) PORTB(7) PORTB(6)
30 UP16 VISTA DEL PIN PLANNER EDITOR
31 UP16 DISPOSICIÓN DE PINES PARA COMPATIBILIDAD CON LA PLACA
32 UP16 DISPOSICIÓN DE PINES PARA CONFIGURAR EL MICRO AL KIT PORTA(0) PORTA(1) PORTA(2) PORTA(3) PORTA(4) PORTA(5) PORTA(6) PORTA(7) PIN: A15 PIN: A13 PIN: B13 PIN: A11 PIN: D1 PIN: F3 PIN: B1 PIN: L3 PORTB(0) PIN: E1 (CONEXIÓN AL PULSADOR KEY_1) PORTB(1) PIN: M1 (CONEXIÓN AL DIPSWITCH_0) PORTB(2) PIN: T8 (CONEXIÓN AL DIPSWITCH_1) PORTB(3) PIN: B9 (CONEXIÓN AL DIPSWITCH_2) PORTB(4) PIN: M15 (CONEXIÓN AL DIPSWITCH_3) PORTB(5) PIN: D5 (CONEXIÓN A GPIO-00 : PUERTO DE EXPANSIÓN) PORTB(6) PIN: C6 (CONEXIÓN A GPIO-01: PUERTO DE EXPANSIÓN) PORTB(7) PIN: B3 (CONEXIÓN A GPIO-02 : PUERTO DE EXPANSIÓN) CLOCKCU PIN: R8 (CONEXIÓN DIRECTA AL OSCILADOR DE 50MHZ) RESETCU PIN: J15 (CONEXIÓN AL PULSADOR KEY_0)
33 UP16 PROYECTO U16PKIT01 PROYECTO CON EL MICRO UP16, SIMULANDO UN DESPLAZAMIENTO A IZQUIERDA DE UN BIT EN 1 POR EL PORT A, CON LAZO DE RETARDO. (DEBE VISUALIZARSE UN LED ENCENDIDO POR VEZ EN FORMA CÍCLICA DE DERECHA A IZQUIERDA).
34 UP16 IMPLEMENTACIÓN DEL PROYECTO UP16KIT01 EN EL KIT DE0-NANO CONSTANTE DE LAZO DE RETARDO = X FFFF. CONEXIÓN DEL PULSADOR KEY0 DE LA PLACA A LA ENTRADA DE RESET DEL MICROPROCESADOR. CONEXIÓN DE LA SALIDA DEL OSCILADOR DE 50 MHZ A LA ENTRADA DE RELOJ DEL MICROPROCESADOR FRECUENCIA DE RELOJ INTERNA DE 5 MHZ.
35 UP16 PROGRAMA 01 NEMOTÉCNICO HEX 0000 CLR RX 0001 INC RX 0002 STR RX, X LDI RX, X FFFF FFF 0006 DEC RX, IF NZ 0007 LDD RX, X STR RXL, PORTA 000A SLL RX 000B STR RX, X C D JMP PC, X E 0004 DELAY FFFF A B C D E 0004 MÁXIMO VALOR DE RETARDO... 8 BITS LED7 LED0
36 UP16 CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO
37 UP16 SIMULACIÓN PARA EL GENERADOR DE SECUENCIA CICLO DE APROX. 394 ms POR CONTEO
38 UP16 PROYECTO U16PKIT02 PROYECTO CON EL MICRO UP16, SIMULANDO UN DESPLAZAMIENTO A IZQUIERDA DE UN BIT EN 1 POR EL PORT A, CON DOBLE LAZO DE RETARDO. (DEBE VISUALIZARSE UN LED ENCENDIDO POR VEZ EN FORMA CÍCLICA DE DERECHA A IZQUIERDA).
39 UP16 IMPLEMENTACIÓN DEL PROYECTO UP16KIT02 EN EL KIT DE0-NANO CONSTANTE DE LAZO DE RETARDO EXTERNO = X 0005 Y PARA LAZO DE RETARDO INTERNO = X FFFF. CONEXIÓN DEL PULSADOR KEY0 DE LA PLACA A LA ENTRADA DE RESET DEL MICROPROCESADOR. CONEXIÓN DE LA SALIDA DEL OSCILADOR DE 50 MHZ A LA ENTRADA DE RELOJ DEL MICROPROCESADOR FRECUENCIA DE RELOJ INTERNA DE 5 MHZ.
40 UP16 PROGRAMA CLR RX 0001 INC RX 0002 STR RX, LDI RX, STR RX, LDI RX, FFFF 0009 FFFF 000A DEC RX, IF NZ 000B LDD RX, C D DEC RX 000E JMP PC, IF Z, F STR RX, JMP PC, LDD RX, SLL RX 0017 STR RXL, PORTA 0018 STR RX, JMP PC, USAMOS DOBLE LAZO DE RETARDO EMPLEANDO RX Y UNA POSICIÓN DE MEMORIA DE DATOS LAZO INTERNO LAZO EXTERNO LED7 MEM 0800 ALMACENA POSICIÓN DE DESPLAZAMIENTO MEM 0801 ALMACENA VALOR DE LAZO DE RETARDO EXTERNO. LED0
41 UP16 CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO LAZO INTERNO LAZO EXTERNO
42 UP16 PROYECTO U16PKIT03 PROYECTO CON EL MICRO UP16, SIMULANDO UN DESPLAZAMIENTO A IZQUIERDA Ó DERECHA DE UN BIT EN 1 POR EL PORT A, CON DOBLE LAZO DE RETARDO. CON EL PULSADOR KEY1 SE CAMBIA EL SENTIDO DE DESPLAZAMIENTO DEL 1, CADA QUE SE PULSA.
43 UP FFFF DIAGRAMA DE ESTADOS PARA EL CONTROL DE SENTIDO DE BARRIDO DEL GENERADOR DE SECUENCIA KEY1=1? 0802=0? SI SI NO NO KEY1=0? NO NOT 0802 SI EJECUTAR SRL EJECUTAR SLL DELAY PARTE DE LA RUTINA DEL PROYECTO ANTERIOR EJEMPLO DE CONCEPTO DE SUBRUTINA
44 UP16 IMPLEMENTACIÓN EN LA FPGA CONECTANDO EL PULSADOR KEY0 A LA ENTRADA DE RESET DEL MICROPROCESADOR Y USANDO KEY1 COMO UN SELECTOR DE FUNCIÓN SLL LED7 LED0 SRL
45 UP16 RUTINA PRINCIPAL SUBRUTINA DE GENERACIÓN DE DELAY EJEMPLO DE CONCEPTO DE SUBRUTINA
46 UP CLR RX 0001 INC RX 0002 STR RX, BT1JS, 000F F 0006 BT1JC, LDD RX, A NOT RX 000B STR RX, C D JMP PC, 000F 000E 000F 000F LDD RX, JMP PC IF Z, LDD RX, SLL RX 0016 JMP PC, 001B A 0018 LDD RX, A SRL RX 001B STR RXL, PORTA 001C STR RX, D E JMP PC, F 0100 PROGRAMA 03 RUTINA DE DELAY 0100 LDI RX, STR RX, LDI RX, FFFF 0105 FFFF 0106 DEC RX, IF NZ 0107 LDD RX, DEC RX 010A JMP PC, IF Z, B C STR RX, D E JMP PC, F JMP PC,
47 CU10 PROYECTO CU10 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL BASADO EN EL PROYECTO CU9, ADICIONANDO UN CONTROLADOR INDEPENDIENTE DEL CONVERSOR ANALÓGICO-DIGITAL TIPO SERIE ADC128S022, QUE SE ENCUENTRA INTEGRADO EN LA PLACA DE0-NANO DE LA CYCLONE IV..
48 MEMORIA CONVERSOR ADC SERIE CONTROLADOR DE ADC ENTRADA S A FPGA MUXMDRI2 IX MUXMAR 2 MAR PC16R CU10 up16 FPGA RST CLK ❶ BUS ADDRESS BUS DATA_IN MUXRX RX ALU CCR IR CPU MDRO MDRI BUS CONTROL BUS DATA _OUT ❶ REGPA REGPB PORT A PORT B SALIDAS DE FPGA ENTRADAS A FPGA
49 CU10 A10 B10 A9 B14
50 CU10
51 start_contr end_of_conv addr_contr salida_contr CU10 CONVERSOR ADC SERIE ADC128S022 csn_adc clock_adc din_adc dout_adc CONTROLADOR DE ADC FPGA muxmdri <= salida_contr addr_contr <= salidair(7 downto 5) up16
52 CU10 IR X 0000 X 0100 X 0200 X 0300 X 0400 X 8000 X 0500 X 0600 X 070X X 0800 X 09X0 X 0AX0 X 0B00 X 0C00 X 0D00 X 0E00 X 0F00 X 1000 X 1100 X 1200 X 1300 X"1400" X"1500" X"1600" X"1700" X 1800 X 1900 X 1A = CLR RX = INC RX = LDI RX = DEC RX = NOP = RST = LDD RX = STR RX = OPERACIONES ARITMÉTICO- LÓGICAS ENTRE MEMORIA DE DATOS Y REGISTRO RX = STR RXL, PORT A = BIT SET I, PORT A = BIT CLR I, PORT A = INC PORT A = DEC PORT A = LDI RX, PORT B = BTIJC, PORT B = BTIJS, PORT B = JMP PC, DIR = JMP PC, IF Z, DIR = JMP PC, IF C, DIR = DEC RX, IF NZ = LDI IX = INC IX = LDD RX, IX = STR RX, IX =START CONV CH I, ADC = LDD RX, ADC = JUMP PC IF EOC NZ, ADC RESERVADOS PARA OPER. CON LA "ALU" USO ESTOS BITS PARA ENTRAR EL CÓDIGO DE IDENTIFICACIÓN DEL BIT A SELECCIONAR: PORT_A(BIT 0) = 000 PORT_A(BIT 1) = PORT_A(BIT 6) = 110 PORT_A(BIT 7) = 111 Total: 43 instrucciones
53 CU10 Controlador del conversor ADC128S022 (de la placa Terasic DE0-Nano - Cyclone IV) Clock_50MHz Reset FPGA address Controlador ADC sal_controller End of Conversion csn sclk din dout ADC128S022 8 canales
54 CU10 ADC128S022
55 CU10 ADC128S022
56 CU10 ADC128S022
57 CU10 ADC128S022
58 CU10 DIAGRAMA DE TIEMPOS DE LAS SEÑALES DE CONTROL clock t start csn Momento de escribir al ADC Momento de leer el ADC t t sclk t din t dout DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 cuatro ceros Carga de datos al ADC: en cada flanco descendente de sclk. Lectura de datos desde el ADC : en cada flanco ascendente de sclk. t
59 CU10 Código del controlador del ADC (Test en la placa DE0-Nano))
60 CU10 Se usan los 8 bits mas significativos de los 12 adquiridos para ser visualizados en los 8 LEDs de la placa DE0-Nano.
61 CU10
62 CU10 Cómo se debe adaptar este proyecto para ser usado por el microcontrolador...???
63 Vmedida = 1,54 V Vref = 3,32 V Lectura osciloscopio = 1879 Calculo para 1,54 V = 1889 LEDs (D7...D0) = dout (11...4) = = 75 (hexa)
64 dout_adc sclk dout_adc = = 0757(hexa) = 1879 (dec)
65 PIN PLANNER de este proyecto B16=GPI0_21=CSN D16= GPIO_25=SCLK F15=GPIO_28=DIN F16 =GPIO_29=EOC G15=GPIO_212=DOUT
66 CU11 PROYECTO CU11 DISEÑO EN VHDL DE UN CONTROLADOR MASTER PARA BUS SERIE I2C PARA SER EMPLEADO COMO CONTROL DE TRANSFERENCIA DE DATOS ENTRE EL MICROCONTROLADOR Y LA MEMORIA EEPROM SERIE 24LC02B QUE POSEE LA PLACA TERASIC DE0-NANO CYCLONE IV.
67 CU11 Controlador de bus maestro I2C Ejemplo con la memoria EEPROM 24LC02B (de la placa Terasic DE0-Nano - Cyclone IV) Start R_Wn Dataout Clock_200KHz Reset Addressin Datain FPGA Controlador I2C Acnowledge Error_out End_of_Trans Vdd SCL SDA Vdd Memoria EEPROM (2Kbits serie I2C) 24LC02B
68 CU11 I2C BUS La versión básica suele usar un dispositivo Master que controla por el bus desde un dispositivo Slave hasta 128 que pueden interactuar sólo con el Master. El bus es de 2 hilos, del tipo open-drain: Uno es un reloj (SCL) que gobierna el Master y el otro es de datos (SDA) que es bidireccional. La versión extendida consiste de múltiples Master que pueden tomar el control del bus a través de un modo de arbitraje.
69 CU11 I2C BUS Las líneas SCL y SDA deben terminar con una resistencia de pull-up y por lo tanto los terminales de dispositivos conectados a ellas deben admitir la bidireccionalidad. Todo proceso de comunicación para la transferencia de información debe consistir de una condición inicial de inicio (START) y una de finalización (STOP). En cada paquete enviado por el master se espera un reconocimiento del slave seleccionado. Si no responde debe generarse el apropiado manejo de error en dicha transferencia en una capa superior del protocolo de comunicación.
70 CU11 I2C BUS Los cambios en la línea de SDA para transferencia de datos se deben realizar siempre con SCL en bajo. Para comenzar una transacción se debe generar un flanco negativo en SDA cuando SCL esté en alto. Para terminar una transacción se debe generar un flanco positivo en SDA cuando SCL esté en alto.
71 CU11 I2C BUS Cuando el master comienza una transacción, manda una señal de START con SCL en «1». En los próximos 8 estados en bajo de SCL, manda 7 bits con la dirección del dispositivo elegido y otro bit en «0» o «1» para señalar que va a escribir o leer en el mismo. En el noveno ciclo de SCL, el master pone la línea SDA en «Z» y espera a recibir un dato por SDA (reconocimiento = acknowldge). Si recibe un «0» prosigue, sino ha habido un error. La cantidad de bytes subsiguientes son ilimitados y depende del sistema. Al finalizar cada byte se debe pedir reconocimiento. Para terminar se debe generar una señal de STOP.
72 CU11 24LC02B(I2C 2K EEPROM) Memoria EEPROM de 2Kbits en arreglo de 265 x 8. Bus de comunicación serie de dos cables tipo I2C. Velocidad de transferencia de 100KHz ó 400KHz. Protección contra escritura por hardware. Retención de datos hasta 200 años. Mas de 1 millón de ciclos de borrado/escritura.
73 CU11 24LC02B(I2C 2K EEPROM) Este modelo de memoria tiene una identificación de 7 bits: 1010XXX.
74 CU11 24LC02B(I2C 2K EEPROM) La escritura de un simple byte "BYTE WRITE" se realiza enviando : 1 - Dirección del dispositivo. 2 - Posición de memoria. MODO USADO AQUI 3 - Dato. EL DISPOSITIVO AL RECIBIR EL "STOP" LUEGO DE UN PEDIDO DE "WRITE", COMIENZA UN CICLO INTERNO DE ESCRITURA QUE PUEDE TARDAR HASTA 5 ms...!!! SE ESCRIBEN 8 BYTES CONSECUTIVOS Se puede escribir también, en múltiples posiciones de memoria consecutivas (hasta 8) denominado "PAGE WRITE", desde la inicial, enviando cada dato con su respectiva confirmación (ACK).
75 CU11 24LC02B(I2C 2K EEPROM) La memoria tiene un contador interno que se incrementa en cada acceso. Si por ejemplo, quedó apuntando en la dirección N, al generar una sesión de lectura como se muestra, se leerá el dato de la dirección N+1.
76 CU11 24LC02B(I2C 2K EEPROM) MODO USADO AQUI La forma convencional de lectura de una posición de memoria específica, es la de Random Read. Se deben generar dos ciclos: uno START-ACK y otro START-STOP. El primero direcciona el dispositivo y la posición de memoria deseada para leer. El segundo direcciona nuevamente el dispositivo pero indicándole que se lo va a leer y luego se adquiere el dato almacenado.
77 CU11 24LC02B(I2C 2K EEPROM) El caso «secuencial» permite la lectura de varias posiciones de memoria consecutivas, terminando la transacción con una señal de STOP.
78 CU11 En la placa Terasic DE0-Nano de Cyclone IV, las resistencias de pull-up ya están insertadas en la placa del impreso.
79 CU11 Código del controlador I2C
80 CU11
81 CU11 IMPORTANTE: EL DISPOSITIVO 24LC02, AL RECIBIR EL STOP" COMIENZA UN CICLO INTERNO DE ESCRITURA QUE TARDA 5 ms...!!! => ESTO DEBE SER CONSIDERADO EN LA RUTINA DEL CONTROLADOR "I2C" PARA EL MANEJO DE LA MEMORIA 24LC02...!!! QUE HABRÍA QUE MODIFICAR EN ESTE PROYECTO...???
82 CU11
83 CU11
84 CU11
85 CU11
86 CU11
87 CU11
88 CU11 Simulación de dos rutinas de escritura en la memoria serie EEPROM de dirección 1010xxx en las posiciones de memoria 00 y 01
89 CU11 Rutina completa de la primera escritura
90 CU11 Zoom de la primera rutina desde comienzo de START y escritura del CONTROL BYTE
91 CU11 Zoom de la primera rutina desde escritura de WORD ADDRESS y WRITE DATA
92 CU11 Rutina de la segunda escritura desde START e indicando CONTROL BYTE y WORD ADDRESS
93 CU11 Rutina de la segunda escritura desde WORD ADDRESS y WRITE DATA
94 CU12 PROYECTO CU12 DISEÑO EN VHDL DE UN GENERADOR INDEPENDIENTE DE PWM (PULSE WIDTH MODULATION) PROGRAMABLE.
95 CU12 GENERADOR "PWM" (Pulse Width Modulation) Clock_50MHz Reset_in data_in Generador PWM sal_pwm Genera una onda cuadrada de ciclo de trabajo variable y frecuencia ajustable. data_in (9 downto 0) = Define el ciclo de trabajo (resolución 1/1024 ó 1 ) data_in (13 downto 12) = Define la frecuencia de referencia(50, 25, 10 ó 5 KHz)
96 CU12 GENERACIÓN DE SEÑAL "PWM" (Pulse Width Modulation) clock_50mhz clock_per sal_pwm Desde 1 hasta 1022 ciclos de clock_per t t t mode_ucnt => "x x M1 M0 x x D9...D0" M1 M0 => F_pwm KHz KHz KHz KHz Desde 1022 a 1 Período de clock_per Rango de 1 a 1023 períodos de clock_per para definir el "1" lógico
97 CU12 Código del Generador PWM
98 CU12
99 CU12
100 CU12 Código del TestBench para el Generador PWM
101 CU12
102 CU12 Período de la frecuencia = 20,48 us
103 CU12 Período de la frecuencia = 40,959 us
MÓDULO 2 Sergio Noriega
MÓDULO 2 CU9 PROYECTO CU9 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL BASADO EN EL PROYECTO CU8, DONDE SE ADICIONA UN MODO DE DIRECCIONAMIEMTO INDIRECTO A MEMORIA DE DATOS, A TRAVÉS DE UN REGISTRO INDICE
CU6 FPGA. up16 DIV_CLK CLK_UP16 CLK PC16R MUXMAR BUS MAR RST DIR MEM MEMORIA MEMORIA BUS MUXRX DATA MEM BUS CONTROL CPU ALU BUS MDRO MDRI DATA MEM OUT
CU6 PROYECTO CU6 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL CON UN REGISTRO INTERNO CON ACCESO DIRECTO A LA MEMORIA DE DATOS PARA REALIZAR LECTURA Y ESCRITURA DE LA MISMA Y OPERACIONES ARITMÉTICO-LÓGICAS
CU4 PROYECTO CU4 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL CON UN REGISTRO INTERNO DE DATOS PARA REALIZAR OPERACIONES INTERNAS BÁSICAS.
CU4 PROYECTO CU4 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL CON UN REGISTRO INTERNO DE DATOS PARA REALIZAR OPERACIONES INTERNAS BÁSICAS. SE AGREGA, A PARTIR DE ESTE PROYECTO, UN DIVISOR DE FRECUENCIAS
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