MÓDULO 2 Sergio Noriega

Transcripción

1 MÓDULO 2

2 CU9 PROYECTO CU9 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL BASADO EN EL PROYECTO CU8, DONDE SE ADICIONA UN MODO DE DIRECCIONAMIEMTO INDIRECTO A MEMORIA DE DATOS, A TRAVÉS DE UN REGISTRO INDICE DENOMINADO "IX".

3 ENTRADA S A FPGA MUXMDRI MEMORIA IX MUXMAR 2 MAR PC16R CU9 RST CLK up16 FPGA BUS ADDRESS BUS DATA_IN MUXRX RX ALU CCR IR CPU MDRO MDRI BUS CONTROL BUS DATA _OUT REGPA REGPB SALIDAS DE FPGA PORT A ENTRADAS A FPGA PORT B

4 CU9 IR X 0000 X 0100 X 0200 X 0300 X 0400 X 8000 X 0500 X 0600 X 070X X 0800 X 09X0 X 0AX0 X 0B00 X 0C00 X 0D00 X 0E00 X 0F00 X 1000 X 1100 X 1200 X 1300 X"1400" X"1500" X"1600" X"1700" = CLR RX = INC RX = LDI RX = DEC RX = NOP = RST = LDD RX = STR RX = OPERACIONES ARITMÉTICO- LÓGICAS ENTRE MEMORIA DE DATOS Y REGISTRO RX = STR RXL, PORT A = BIT SET I, PORT A = BIT CLR I, PORT A = INC PORT A = DEC PORT A = LDI RX, PORT B = BTIJC, PORT B = BTIJS, PORT B = JMP PC, DIR = JMP PC, IF Z, DIR = JMP PC, IF C, DIR = DEC RX, IF NZ = LDI IX = INC IX = LDD RX, IX = STR RX, IX RESERVADOS PARA OPER. CON LA "ALU" USO ESTOS BITS PARA ENTRAR EL CÓDIGO DE IDENTIFICACIÓN DEL BIT A SELECCIONAR: PORT_A(BIT 0) = 000 PORT_A(BIT 1) = PORT_A(BIT 6) = 110 PORT_A(BIT 7) = 111 Total: 40 instrucciones

5 CU9 DIRECCIONAMIENTO INDEXADO SE SUMAN LAS SIGUIENTES INSTRUCCIONES : LDI_IX INC_IX LDD_RX_IX STR_RX_IX CARGA INMEDIATA DE REGISTRO "IX". INCREMENTO DEL CONTENIDO DEL REGISTRO "IX". CARGA DE "RX" CON CONTENIDO DE MEMORIA APUNTADA POR REGISTRO "IX". CARGA DE MEMORIA APUNTADA POR REGISTRO "IX" CON EL CONTENIDO DE "RX".

6 IX

7 MUXMAR2 MUXMAR2 PC MDRI IX SELEMUXMAR

8 CU9

9 CU9 CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO RUTINA DE PRUEBA 0000 CLR RX 0001 LDI IX, 0A A STR RX, IX 0004 INC IX 0005 INC RX 0006 STR RX, IX 0007 INC IX 0008 INC RX 0009 STR RX, IX 000A LDI IX, 0A00 000B 0A00 000C LDD RX, IX 000D STR RXL, PORTA 000E INC IX 000F STR RX, IX 0010 STR RXL, PORTA 0011 INC IX 0012 STR RX, IX 0013 STR RXL, PORTA 0014 INC RX 0015 JMP PC,

10 CU9 SE PRUEBAN LAS INSTRUCCIONES RELACIONADAS CON EL REGISTRO IX PRIMERO : SE ESCRIBEN LAS POSICIONES DE RAM DE 0A00, 0A01 Y 0A02 CON "STR RX,IX" SEGUNDO: SE LEEN DICHAS POSICIONES CON "LDD RX, IX" MIENTRAS SE ESCRIBEN EN PORTA. TERCERO: AL TERMINAR EL CICLO, SE INCREMENTA RX Y SALTA A "0001" DONDE SE REPITE TODO PERO CON NUEVOS VALORES DE "RX" EN UN LOOP INFINITO.

11 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE INSTRUCCIÓN LDI_IX

12 CU9

13 CU9

14 CU9

15 CU9 RUTINA SIMILAR A LA DE "LDI RX"

16 CU9

17 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE LAS INSTRUCCIONES LDD RX, IX Y STR RX, IX

18 CU9

19 CU9 PARA RACIONALIZAR ESTADOS, VUELVO A UTILIZAR PARTE DE LAS RUTINAS DE "LDD RX, MEM" Y "STR RX, MEM" COMUNES A "LDD RX, IX" Y "STR RX, IX".

20 CU9 RUTINA PARA DETECCIÓN Y EJECUCIÓN DE INSTRUCCIÓN "INC IX"

21 CU9

22 CU10 PROYECTO CU10 DISEÑO EN VHDL DE MICROPROCESADOR ELEMENTAL BASADO EN EL PROYECTO CU9, ADICIONANDO UN CONTROLADOR INDEPENDIENTE DEL CONVERSOR ANALÓGICO-DIGITAL TIPO SERIE ADC128S022, QUE SE ENCUENTRA INTEGRADO EN LA PLACA DE0-NANO DE LA CYCLONE IV..

23 MEMORIA CONVERSOR ADC SERIE CONTROLADOR DE ADC ENTRADA S A FPGA MUXMDRI2 IX MUXMAR 2 MAR PC16R CU10 up16 FPGA RST CLK ❶ BUS ADDRESS BUS DATA_IN MUXRX RX ALU CCR IR CPU MDRO MDRI BUS CONTROL BUS DATA _OUT ❶ REGPA REGPB PORT A PORT B SALIDAS DE FPGA ENTRADAS A FPGA

24 CU10 A10 B10 A9 B14

25 CU10

26 start_contr end_of_conv addr_contr salida_contr CU10 CONVERSOR ADC SERIE ADC128S022 csn_adc clock_adc din_adc dout_adc CONTROLADOR DE ADC FPGA muxmdri <= salida_contr addr_contr <= salidair(7 downto 5) up16

27 CU10 IR X 0000 X 0100 X 0200 X 0300 X 0400 X 8000 X 0500 X 0600 X 070X X 0800 X 09X0 X 0AX0 X 0B00 X 0C00 X 0D00 X 0E00 X 0F00 X 1000 X 1100 X 1200 X 1300 X"1400" X"1500" X"1600" X"1700" X 1800 X 1900 X 1A = CLR RX = INC RX = LDI RX = DEC RX = NOP = RST = LDD RX = STR RX = OPERACIONES ARITMÉTICO- LÓGICAS ENTRE MEMORIA DE DATOS Y REGISTRO RX = STR RXL, PORT A = BIT SET I, PORT A = BIT CLR I, PORT A = INC PORT A = DEC PORT A = LDI RX, PORT B = BTIJC, PORT B = BTIJS, PORT B = JMP PC, DIR = JMP PC, IF Z, DIR = JMP PC, IF C, DIR = DEC RX, IF NZ = LDI IX = INC IX = LDD RX, IX = STR RX, IX =START CONV CH I, ADC = LDD RX, ADC = JUMP PC IF EOC NZ, ADC RESERVADOS PARA OPER. CON LA "ALU" USO ESTOS BITS PARA ENTRAR EL CÓDIGO DE IDENTIFICACIÓN DEL BIT A SELECCIONAR: PORT_A(BIT 0) = 000 PORT_A(BIT 1) = PORT_A(BIT 6) = 110 PORT_A(BIT 7) = 111 Total: 43 instrucciones

28 CU10 Controlador del conversor ADC128S022 (de la placa Terasic DE0-Nano - Cyclone IV) Start Clock_50MHz Reset address FPGA Controlador ADC sal_controller End of Conversion csn sclk din dout ADC128S022 8 canales

29 CU10 ADC128S022

30 CU10 ADC128S022

31 CU10 ADC128S022

32 CU10 ADC128S022

33 CU10 DIAGRAMA DE TIEMPOS DE LAS SEÑALES DE CONTROL clock t start csn Momento de escribir al ADC Momento de leer el ADC t t sclk t din t dout DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 Carga de datos al ADC: en cada flanco descendente de sclk. Lectura de datos desde el ADC : en cada flanco ascendente de sclk. t

34 CU10 Código del controlador del ADC

35 CU10 Enable se activa con «start_contr» y se desactiva con «counter = 32» Cambia el dato para el ADC en cada flanco ascendente que se envía a la línea «din_adc».

36 CU10 Se lee el dato desde el ADC en cada flanco descendente Por la línea «dout_adc» El dato en formato paralelo desde el ADC se refresca en cada fin de conversion del ADC (flanco ascendente de «csn») Se genera un pulso positivo al finalizar la conversión para que sea usado como «aviso» al micro.

37 CU10 Código del testbench del controlador del ADC

38 CU10 Cómo se debe adaptar este proyecto para ser usado por el microcontrolador...???

39 CU10 Simulación del controlador del ADC Aquí se generó artificialmente una respuesta del conversor.

40 CU11 PROYECTO CU11 DISEÑO EN VHDL DE UN CONTROLADOR MASTER PARA BUS SERIE I2C PARA SER EMPLEADO COMO CONTROL DE TRANSFERENCIA DE DATOS ENTRE EL MICROCONTROLADOR Y LA MEMORIA EEPROM SERIE 24LC02B QUE POSEE LA PLACA TERASIC DE0-NANO CYCLONE IV.

41 CU11 Controlador de bus maestro I2C Ejemplo con la memoria EEPROM 24LC02B (de la placa Terasic DE0-Nano - Cyclone IV) Start R_Wn Dataout Clock_200KHz Reset Addressin Datain FPGA Controlador I2C Acnowledge Error_out End_of_Trans Vdd SCL SDA Vdd Memoria EEPROM (2Kbits serie I2C) 24LC02B

42 CU11 I2C BUS La versión básica suele usar un dispositivo Master que controla por el bus desde un dispositivo Slave hasta 128 que pueden interactuar sólo con el Master. El bus es de 2 hilos, del tipo open-drain: Uno es un reloj (SCL) que gobierna el Master y el otro es de datos (SDA) que es bidireccional. La versión extendida consiste de múltiples Master que pueden tomar el control del bus a través de un modo de arbitraje.

43 CU11 I2C BUS Las líneas SCL y SDA deben terminar con una resistencia de pull-up y por lo tanto los terminales de dispositivos conectados a ellas deben admitir la bidireccionalidad. Todo proceso de comunicación para la transferencia de información debe consistir de una condición inicial de inicio (START) y una de finalización (STOP). En cada paquete enviado por el master se espera un reconocimiento del slave seleccionado. Si no responde debe generarse el apropiado manejo de error en dicha transferencia en una capa superior del protocolo de comunicación.

44 CU11 I2C BUS Los cambios en la línea de SDA para transferencia de datos se deben realizar siempre con SCL en bajo. Para comenzar una transacción se debe generar un flanco negativo en SDA cuando SCL esté en alto. Para terminar una transacción se debe generar un flanco positivo en SDA cuando SCL esté en alto.

45 CU11 I2C BUS Cuando el master comienza una transacción, manda una señal de START con SCL en «1». En los próximos 8 estados en bajo de SCL, manda 7 bits con la dirección del dispositivo elegido y otro bit en «0» o «1» para señalar que va a escribir o leer en el mismo. En el noveno ciclo de SCL, el master pone la línea SDA en «Z» y espera a recibir un dato por SDA (reconocimiento = acknowldge). Si recibe un «0» prosigue, sino ha habido un error. La cantidad de bytes subsiguientes son ilimitados y depende del sistema. Al finalizar cada byte se debe pedir reconocimiento. Para terminar se debe generar una señal de STOP.

46 CU11 24LC02B(I2C 2K EEPROM) Memoria EEPROM de 2Kbits en arreglo de 265 x 8. Bus de comunicación serie de dos cables tipo I2C. Velocidad de transferencia de 100KHz ó 400KHz. Protección contra escritura por hardware. Retención de datos hasta 200 años. Mas de 1 millón de ciclos de borrado/escritura.

47 CU11 24LC02B(I2C 2K EEPROM) Este modelo de memoria tiene una identificación de 7 bits: 1010XXX.

48 CU11 24LC02B(I2C 2K EEPROM) La escritura de un simple byte "BYTE WRITE" se realiza enviando : 1 - Dirección del dispositivo. 2 - Posición de memoria. MODO USADO AQUI 3 - Dato. EL DISPOSITIVO AL RECIBIR EL "STOP" LUEGO DE UN PEDIDO DE "WRITE", COMIENZA UN CICLO INTERNO DE ESCRITURA QUE PUEDE TARDAR HASTA 5 ms...!!! SE ESCRIBEN 8 BYTES CONSECUTIVOS Se puede escribir también, en múltiples posiciones de memoria consecutivas (hasta 8) denominado "PAGE WRITE", desde la inicial, enviando cada dato con su respectiva confirmación (ACK).

49 CU11 24LC02B(I2C 2K EEPROM) La memoria tiene un contador interno que se incrementa en cada acceso. Si por ejemplo, quedó apuntando en la dirección N, al generar una sesión de lectura como se muestra, se leerá el dato de la dirección N+1.

50 CU11 24LC02B(I2C 2K EEPROM) MODO USADO AQUI La forma convencional de lectura de una posición de memoria específica, es la de Random Read. Se deben generar dos ciclos: uno START-ACK y otro START-STOP. El primero direcciona el dispositivo y la posición de memoria deseada para leer. El segundo direcciona nuevamente el dispositivo pero indicándole que se lo va a leer y luego se adquiere el dato almacenado.

51 CU11 24LC02B(I2C 2K EEPROM) El caso «secuencial» permite la lectura de varias posiciones de memoria consecutivas, terminando la transacción con una señal de STOP.

52 CU11 En la placa Terasic DE0-Nano de Cyclone IV, las resistencias de pull-up ya están insertadas en la placa del impreso.

53 CU11 Código del controlador I2C

54 CU11

55 CU11 IMPORTANTE: EL DISPOSITIVO 24LC02, AL RECIBIR EL STOP" COMIENZA UN CICLO INTERNO DE ESCRITURA QUE TARDA 5 ms...!!! => ESTO DEBE SER CONSIDERADO EN LA RUTINA DEL CONTROLADOR "I2C" PARA EL MANEJO DE LA MEMORIA 24LC02...!!! QUE HABRÍA QUE MODIFICAR EN ESTE PROYECTO...???

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62 CU11 Simulación de dos rutinas de escritura en la memoria serie EEPROM de dirección 1010xxx en las posiciones de memoria 00 y 01

63 CU11 Rutina completa de la primera escritura

64 CU11 Zoom de la primera rutina desde comienzo de START y escritura del CONTROL BYTE

65 CU11 Zoom de la primera rutina desde escritura de WORD ADDRESS y WRITE DATA

66 CU11 Rutina de la segunda escritura desde START e indicando CONTROL BYTE y WORD ADDRESS

67 CU11 Rutina de la segunda escritura desde WORD ADDRESS y WRITE DATA

68 CU12 PROYECTO CU12 DISEÑO EN VHDL DE UN GENERADOR INDEPENDIENTE DE PWM (PULSE WIDTH MODULATION) PROGRAMABLE.

69 CU12 GENERADOR "PWM" (Pulse Width Modulation) Clock_50MHz Reset_in data_in Generador PWM sal_pwm Genera una onda cuadrada de ciclo de trabajo variable y frecuencia ajustable. data_in (9 downto 0) = Define el ciclo de trabajo (resolución 1/1024 ó 1 ) data_in (13 downto 12) = Define la frecuencia de referencia(50, 25, 10 ó 5 KHz)

70 CU12 GENERACIÓN DE SEÑAL "PWM" (Pulse Width Modulation) clock_50mhz clock_per sal_pwm Desde 1 hasta 1022 ciclos de clock_per t t t mode_ucnt => "x x M1 M0 x x D9...D0" M1 M0 => F_pwm KHz KHz KHz KHz Desde 1022 a 1 Período de clock_per Rango de 1 a 1023 períodos de clock_per para definir el "1" lógico

71 CU12 Código del Generador PWM

72 CU12

73 CU12

74 CU12 Código del TestBench para el Generador PWM

75 CU12

76 CU12 Período de la frecuencia = 20,48 us

77 CU12 Período de la frecuencia = 40,959 us