Nombre: Carnet: Examen Parcial 1 (35 Puntos)

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1 Universidad simón Bolívar Departamento de Electrónica y Circuitos / Sección de Sistemas Digitales EC7 Arquitectura del Computador II Trimestre Abril Julio de 008 0/0/008 Nombre: Carnet: Examen Parcial ( Puntos). (0 PUNTOS) Considere el siguiente fragmento de código en lenguaje ensamblador que puede ser ejecutado un procesadorsegmentado sin Delay Slot: I L lw r, (r) I or r, r, r I addi r, r, - I sw r, (r) I beq r,r0, L r0 es el registro $zero=0 I lw r8, (r7)... a. Enumere todas las dependencias RAW, WAW y WAR que pueden existir en el fragmento de código. ( Puntos). RAW entre I e I por r. WAW entre I e I por r (no se convierte nunca en riesgo, debido a dependencia RAW) WAR entre I e I por r RAW entre I e I por r RAW entre I e I por r WAR entre I de iteración n e I de itaración n- b. Suponga que el código se ejecuta en un procesador que utiliza renombramiento de registros para eliminar los riesgos por dependencias WAW y WAR, y que para esto dispone de suficientes registros físicos. Muestre cómo se realiza este renombramiento dinámico en la siguiente tabla de ejecución, suponiendo que inicialmente r=. (7 puntos) Instrucción Comentario lw r, (r) como no se especifica un algoritmo de and r, r, r re-uso de los registros físicos, addi r, r, - sw r, (r) beq r,r0, lazo SOLUCION para caso de BNE y no BEQ lw r, (r) and r, r, r addi r7, r, - sw r, (r7) beq r7, r0, lazo lw r8, (r7) and r9, r8, r8 addi r0, r7, - sw r9, (r0) beq r0, r0, lazo lw r, (r) Aquí se debe suponer que r viene de un

2 . ( PUNTOS) Se tiene el siguiente código en assembler del HC08: ORG $0 MA: DC.B $0F,$0A,$0,$F0,$BF,$BA,$B,$FB,$CF,$CA ORG $0 MB: DC.B $00,$00,$00,$00,$00,$00,$00,$00,$00,$00 ORG $0 i: DC.B $00 ORG $8000 Start: CLRH ; ciclo Lazo: LDX i ; ciclos LDA MA, X ; ciclos ADD # ; ciclos STA MB, X ; ciclos INC i ; ciclos LDA i ; ciclos CMP #$0A ; ciclos BLO Lazo ; ciclos Fin: BRA * a) Desenrrolle el lazo vez ( iteraciones originales) en la siguiente tabla. (7 puntos) Instrucciones Comentarios (uno por linea de código) Start: Lazo: CLRH ; ciclo LDX i ; ciclos LDA MA, X ; ciclos ADD #$0 ; ciclos STA MB, X ; ciclos LDA MA+, X ; ciclos ADD #$0 ; ciclos STA MB+, X ; ciclos LDA i ; ciclos ADD # ; ciclos STA i ; ciclos CMP #$0A ; ciclos BLO Lazo ; ciclos Fin: BRA * c) Cuántos ciclos dura en ejecutarse el lazo desenrrollado? Cuál es la diferencia, en ciclos, con el lazo original?. ( Puntos) Ciclos = x =0 ciclos, el ciclo sin desenrollar = 0x = 0 ciclos. El desenrollado se tarda el 9% aproximadamente del tiempo original. Ciclos = x =0 ciclos

3 d) Escriba un programa equivalente en lenguaje C para el HC08, en la siguiente tabla ( Puntos): char 0x0 = { 0x0F, 0x0A, 0x0, 0xF0, 0xBF, 0xBA, 0xB, 0xFB, 0xCF, 0xCA }; char 0x0 = { 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }; char 0x0 = 0 ; void main(void) { for ( i = 0; i < 0; i++) { MA[i]=MB[i] + ; } for(;;) { } }

4 .- ( PUNTOS) Suponga un procesador con el cauce segmentado tipo DLX de cinco etapas de bits (Ver Figura) donde cada etapa toma ciclo independientemente de la operación. Considere que en el caso de las instrucciones de salto, el cálculo de la dirección objetivo y de la condición de salto se realiza en la ALU. El procesador tiene circuitería de adelantamiento de datos (Forwarding) pero solo entre unidades generales (EXE a EXE, MEM a EXE, etc.). No hay forwarding interno en EXE. Sólo una instrucción pasa por vez a las unidades de ejecución. Cuando instrucciones coinciden para pasar de EXE a MEM, tiene prioridad la de mayor latencia. Ejecución (EXE) ALU Captación (IF) Decodificación (ID) Acceso a Memoria (ME,m-ñ M) Escritura de Resultado (WB) DIV Procesador DLX con multiples unidades de ejecución. es Floating Point Multiplier y significa Floating Point Adder EL siguiente código es ejecutado en el procesador. Muestre en la tabla de la siguiente página 0 ciclos de ejecución del programa, a partir de la primera vez que pasa por la etiqueta L (inclusive)..data x:.double 0. s:.double.0.text L.D F0,x(R0) ;F0=x (Carga de memoria un valor en PF de bits; R0=0 cableado). La ejecuta la ALU. L.D F,x(R0) ;F=y L.D F,s(R0) ;F=s DADDI R,R0, ;R= (La D inicial de DADDI indica op. de bits). La ejecuta la ALU. L: MTC R,F ; Mueve valor de GPR R a FPR F. Se ejecuta en la ALU. CVT.D.L F,F MUL.D F8,F,F ; Multiplicación PF de bits. Guarda resultado en F8. Lo ejecuta la. ADD.D F,F,F8 ; Suma de PF de bits. Lo ejecuta la. MUL.D F,F0,F ; DADDI R,R, SLTI R,R, ; if (R = ){R=}. Lo ejecuta la ALU. BNEZ R,L ; if (R 0){Salta a etiqueta L}. Lo ejecuta la ALU. HALT ; El resultado queda en F8. ; Convierte entero de bits de F a Punto flotante de bits y guarda en F. Se ejecuta en la ALU.

5 Solución: correr el ejemplo series.s incluido con el simulador winmips, con la configuración de este ejercicio. Con variantes debido a suposiciones razonables, el resultado aproximado se puede ver en esa simulación. Este código es el utilizado en el examen. SOLUCION A): SUPONIENDO QUE EL PROCESADOR NO PUEDE HACER ATASCOS STALLS DENTRO DE LA ZONA EXE. PREDICTOR NOT TAKEN. RE CUERDE QUE ESTE NO ES UN CAUCE SUPERESCALAR. I MTC R,F CVT.D.L F,F MUL.D F8,F,F ADD.D F,F,F8 MUL.D F,F0,F DADDI R,R, 7 SLTI R,R, 8 BNEZ R,L 9 MTC R,F 0 CVT.D.L F,F MUL.D F8,F,F ADD.D F,F,F8 F D F D D D D D D F F F F F F D D D D F F F F D ALU M F D ALU F D F

6 SOLUCION A): SUPONIENDO QUE EL PROCESADOR SI PUEDE HACER ATASCOS (STALLS) DENTRO DE LA ZONA EXE. PREDICTOR NOT TAKEN. RECUERDE QUE ESTE NO ES UN CAUCE SUPERESCALAR. I MTC R,F CVT.D.L F,F MUL.D F8,F,F F D ADD.D F,F,F8 F D MUL.D F,F0,F F D DADDI R,R, 7 SLTI R,R, 8 BNEZ R,L F D ALU ALU 9 MTC R,F F D D ALU ALU ALU 0 CVT.D.L F,F F F D D D ALU MUL.D F8,F,F F F F D ADD.D F,F,F8 F D NOTA: en este caso, se presenta un conflicto de recursos por la unidad MEM, ya que varias instrucciones quedan atascadas queriendo usar la unidad. Como dice en el enunciado, se le ha dado prioridad a las operaciones de latencia mayor. Las flechas indican dependencias resueltas por forwarding.