Circuitos Electrónicos. Final Septiembre 2009/2010 Problema 1º parcial

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1 Circuitos Electrónicos. Final Septiembre 2009/2010 Problema 1º parcial Se va a diseñar un sistema digital que cuente el número de '1's almacenados en un registro de desplazamiento de 8 bits. Para ello, se irán desplazando todos los bits, y se contarán los '1's que salen por la salida serie. Se necesitará un contador de módulo 8 para llevar la cuenta de los desplazamientos necesarios, y un contador de '1's a la salida, que cuente los '1's. También habrá una unidad de control que coordine toda la operación. El esquema completo se ve en la figura. El registro de desplazamiento tiene una entrada EN1 que habilita el desplazamiento. El contador A tiene una entrada LD que precarga los valores en D0..Dn, una entrada EN2 que habilita la cuenta, y una salida FIN que indica cuándo ha llegado a su valor máximo. El contador de '1's tiene una entrada IN en la que cuenta los '1's, una señal de reset CLR, y 3 bits de salida por los que aparece la cuenta provisional o final. 1) Diseñar la unidad de control como una máquina de estados de Moore que primero inicialice los contadores, después desplace el registro, y cuando acabe de desplazar se quede parada hasta que se resetee, y entonces vuelva al principio. a) Indicar la tabla de transición o diagrama de bolas b) Resolver las ecuaciones de entrada y de salida usando biestables D 2) Diseñar el contador A usando biestables tipo D y las puertas lógicas que se necesiten. Indicar los valores que se pondrían en D0..Dn para que el sistema completo funcione, y determinar el valor de n. 3) Diseñar el contador de '1's COMO UNA MÁQUINA DE ESTADOS DE MOORE. a) Indicar la tabla de transición o diagrama de bolas b) Indicar las ecuaciones de entrada y de salida usando biestables D para uno de los bits del estado (se aconseja el menos significativo). Se supone que al principio el registro de desplazamiento ya tiene cargado el valor y nunca hay que preocuparse de esto. Todos los subsistemas son síncronos y comparten la misma señal de reloj. Tiempo: 1h30

2 Circuitos Electrónicos. Final Septiembre 2009/2010 Solución al problema del 1º parcial El funcionamiento del sistema completo se entiende mejor con un cronograma: En el cronograma, Bi es el i-ésimo bit del registro de desplazamiento, y Nj es el número de '1's contados hasta el bit j. Se puede observar el desfase que hay entre los estados de IN, el contador y S0-S3. Esto es debido a que el sistema es síncrono, y las señales tardan un ciclo de reloj en tener efecto sobre los biestables siguientes. La unidad de control es una máquina que empieza en un estado 0 en el que se resetean los contadores. Después de un ciclo ( si no hay señal RES) se pasa al estado 1, que desplaza el registro y habilita el contador. Se permanece en este estado hasta que llegue la señal RES o FIN. Si llega RES, se vuelve al estado 0. Si llega FIN, se pasa a un estado 2 en el que todas las salidas están deshabilitadas y del que sólo se saldrá cuando llegue RES, volviendo al estado 0. La tabla de transición queda como:

3 RES FIN Estado LD CLR EN1 EN (0) (0) (1) (2) (2) Se necesitan dos bits para codificar los estados, y como no se ve claramente ninguna manera óptima de hacerlo, elegimos la codificación en binario. RES FIN Estado LD CLR EN1 EN Las ecuaciones de entrada se resuelven fácilmente por Karnaugh. Para Q0 RES FIN Q1 Q Q0(n+1)=/RES /FIN /Q1 Para Q1 RES FIN Q1 Q

4 Q1(n+1)= /RES Q1 /Q0 + /RES /FIN 2) El contador es un ejemplo típico de contador síncrono con precarga y señal de habilitación. La celda básica es La salida FIN queda determinada por FIN=Q0 Q1 Q2 Q3, y los valores que hay que poner en los Di para precargar un 0 son claramente D0=D1=D2=D3=0. 3) A pesar de que haya que diseñarlo como una máquina de estados, está claro que este bloque es un contador bastante normal. En cuanto a sus estados, deberá ir avanzando por ellos secuencialmente cuando la entrada IN sea 1 y CLR=0, mantenerse en el mismo estado mientras IN=0, y volver al estado inicial cuando CLR=1. El diagrama de bolas es bastante simple: donde las entradas indicadas son IN,CLR.. Hay que notar que el número de '1's en el registro puede ir de 0 hasta 8, con lo que hacen falta 9 estados, que se codificarán con 4 bits. Lo más fácil para las salidas es hacerlas coincidir con la representación en binario del estado. Asumiendo esta codificación podemos escribir la tabla de transición de estados.

5 Q3Q2Q1Q0(n+1) IN,CLR Q3Q2Q1Q0 (n) * * Las casillas marcadas con * realmente no están definidas (serían " "), pero es mucho más fácil resolver la máquina si las elegimos así, ya que así es como se comportaría un contador normal, que desbordaría al llegar al final. Puesto que se trata de un contador ascendente, con habilitación y reset síncrono, se debe saber que la ecuación del bit menos significativo es Q0(n+1)= ( Q0(n) IN ) /CLR De todas formas, si no sabe, se puede resolver usando un diagrama de Karnaugh de 6 variables: Q0(n+1) Q2Q1Q0 Q3 IN CLR * * Las casillas marcadas con * corresponden a las que se eligieron antes. En un mapa de Karnaugh de 6 variables variables hay que tener en cuenta las adyacencias creadas por plegar el mapa por las líneas marcadas. Afortunadamente en este caso se

6 pueden agrupar los 1s sin tener esto en cuenta, ya que esos dobleces no crean nuevas adyacencias. Respecto a las casillas no definidas, se pueden asignar valores con un poco de vista para que queden ecuaciones sencillas. Vista la simetría que tiene el mapa en su mitad superior, lo mejor es conservarla en la mitad inferior y asignar valores para qie los 1s se puedan agrupar como se muestra en la tabla siguiente. Q0(n+1) Q2Q1Q0 Q3 IN CLR De esta forma, la ecuación queda Q0(n+1) = /Q0 Q2 /CLR IN + Q0 /Q2 /CLR /IN + /Q0 /Q2 /CLR IN + Q0 Q2 /CLR /IN = /CLR ( /Q0 Q2 IN + Q0 /Q2 /IN + /Q0 /Q2 IN + Q0 Q2 /IN) = = /CLR ( /Q0 IN (Q2+/Q2) + Q0 /IN (Q2+/Q2) ) = /CLR (/Q0 IN + Q0 /IN ) = = /CLR (Q0 IN) como era de esperar.