FF PINCIPIO t t pd t+ = ( + ) t Futuro Presente EN ETE CICUITO NO HAY FOMA DE UE LA ALIDA VUELVA A VALO CEO, IEMPE UEDA EN UNO. POPONEMO EL IGUIENTE CICUITO EL CUAL PEMITE UE LA ALIDA VAYA A CEO
MEMOIA CON BOADO`-BIETABLE t Pres Fut N O t+ t NO N O
BIETABLE NAND APLICACION Pres Fut t+ Vcc NO t BIETABLE INCONICO t Pres t+ Fut t+ t NO
BIETABLE- TIMING BIETABLE INCONICO BIETABLE D INCONICO - LATCH D () t Pres t+ Fut t t+ () D t+ t NO D
LATCH D CON MUX A B Z Control Z A B Z = Control. B + Control. A Control LATCH POITIVO LATCH NEGATIVO D =, mem =, = D D =, =D =, :mem
LATCH CON TG Implementacion de un Latch con inversores y TG (Transmision Gate) Dato L L2 Valor memorizado Como se observa ambas llaves trabajan en contraposición (L: on, L2: off). i L esta cerrada el dato de entrada se repite a la salida (L2: off), cuando se abre L y se cierra L2 el Dato queda memorizado En el dibujo que sigue observamos el diseño de un Latch con TG
FLIP-FLOP INCONIZADO PO ELOJ La mayoria dispara por flanco (borde) y el símbolo que los identifica es ENTADA AINCONA ENTADA AINCONA --- --- Flanco Positivo Flanco Negativo Tiempos de establecimiento y retención (etup, Hold Time) Entrada síncrona ts th Establecimiento etencion
Biestable disparado por flanco (Edge Triggered) CONFOMADO DETECTO DE FLANCO C k Circuito conformador/detector de flancos C k C k C k tpd C k FLANCO POITIVO FLANCO NEGATIVO
Toggle Flip Flop DT DT: Detector de Flanco C k alida Presente t alida Futura t+ 2 3 4 5 6 7 8 9 2 Diagrama temporal Toggle FF
FLIP FLOP D y JK FF D D DT C k Entrada Presente D alida Futura t+ FF JK DT J K C k Entrada Presente J K alida Futura t+ t t (negado)
FF D vs LATCH D o D D ---- o ---- FF LATCH
FF - T T DT C k Entrada Presente T alida Futura t+ t t (negado) DT J K C k ENTADA AINCONA Entradas Asincronas Entrada Presente J K x x alida Futura t+ t t (negado) x x x x No permitido
CONDICIONE INICIALE ACTIVACION PO BAJO ACTIVACION PO ALTO Vcc Vcc J K C J K C Vc Vr Vcc ENCENDIDO Vcc t t Vc t a Vr t a Vt Vt t t
Vcc Vcc TABLA Y DIAGAMA DE ETADO FFJK TV Entrada Presente alida Futura J K t+ t t (negado) ECUACION CAACTEITICA J K t t+ t + = Jt + Kt ETADO PEENTE t TABLA DE ETADO ETADO FUTUO t + ENTADA X J K DIAGAMA DE ETADO O DIAGAMA DE TANICIONE X X X
CODIGO VHDL LATCH D LIBAY ieee; UE ieee.stdlogic64.all ; ENTITY latch I POT ( D, Clk : IN TDLOGIC ; : OUT TDLOGIC ) ; END latch ; ACHITECTUE Behavior OF latch I BEGIN POCE (D, Clk) BEGIN IF Clk = THEN <= D ; END IF, END POCE ; END Behavior ; i Clk=, no se especifica el valor de, y retiene el valor actual Código para un latch D
CODIGO VHDL FF D LIBAY ieee; UE ieee.stdlogic64.all ; ENTITY flipflop I POT ( D, Clock : IN TDLOGIC ; : OUT TDLOGIC ) ; END flipflop ; ACHITECTUE Behavior OF flipflop I BEGIN POCE ( Clock) BEGIN IF Clock EVENT AND Clock = THEN (flanco positivo) <= D ; END IF, END POCE ; END Behavior ;
CODIGO VHDL FF D (alternativo) LIBAY ieee; UE ieee.stdlogic64.all ; ENTITY flipflop I POT ( D, Clock : IN TDLOGIC ; : OUT TDLOGIC ) ; END flipflop ; ACHITECTUE Behavior OF flipflop I BEGIN POCE BEGIN WAIT UNTIL Clock EVENT AND Clock = ; <= D ; END POCE ; END Behavior ;
CODIGO VHDL FFD CON CLEA AINCONICO e describe un FFD con una entrada reset (clear) asíncrono que se activa por nivel bajo. Cuando esetn, la entrada reset es igual a y la salida del FF va a (=) LIBAY ieee; UE ieee.stdlogic64.all ; ENTITY flipflop I POT ( D, esetn, Clock : IN TDLOGIC ; : OUT TDLOGIC ) ; END flipflop ; ACHITECTUE Behavior OF flipflop I BEGIN POCE ( esetn, Clock) BEGIN IF esetn = THEN <= ; ELIF Clock`EVENT AND Clock = THEN <= D ; END IF ; END POCE ; END Behavior ;
CODIGO VHDL FF D CLEA INCONICO En este caso la señal de reset (clear) solamente actua cuando llega un flanco positivo de Clock. Este código VHDL genera el circuito que se muestra a continuación LIBAY ieee; UE ieee.stdlogic64.all ; ENTITY flipflop I POT ( D, esetn, Clock : IN TDLOGIC ; : OUT TDLOGIC ) ; END flipflop ; ACHITECTUE Behavior OF flipflop I BEGIN POCE ( esetn, Clock) BEGIN WAIT UNTIL Clock = ; IF esetn = THEN <= ; ELE <= D ; END IF ; END POCE ; END Behavior ; esetn D Clock D ET CL
LIBAY ieee ; UE ieee.stdlogic64.all ; ENTITY muxdff I POT ( D, D, el, Clock : IN TDLOGIC ; : OUT TDLOGIC ) ; END muxdff ; ACHITECTUE Behavior OF muxdff I BEGIN POCE BEGIN WAIT UNTIL Clock'EVENT AND Clock = '' ; IF el = '' THEN <= D ; ELE <= D ; END IF ; END POCE ; END Behavior ; Figure 7.48 Code for a D flip-flop with a 2-to- multiplexer on the D input
FLIP`FLOP EN CACADA J --- K J2 2 ---- K2 2 Condiciones Iniciales: CI: = ; 2 = El funcionamiento correcto es el indicado en la siguiente figura (J 2 ) 2 C K t phl ( ) tp LH ( 2 ) Para que ello ocurra tphl debe ser mayor a th, tiempo de retención, (tphl > th ) de 2, cosa que ciertamente se cumple, si ello no ocurriera la respuesta de 2 seria incierta. Los FFs actuales tienen un th < 5 nseg., tendiendo a nseg
EJECICIO - -EALIZA EL DIAGAMA TEMPOAL DEL CICUITO DE LA FIGUA 2-EALIZA EL DIAGAMA TEMPOAL DEL CICUITO DE LA FIGUA D D
EJECICIO 2 3-EALIZA EL DIAGAMA TEMPOAL DEL CICUITO DE LA FIGUA T X X X X COMO PUEDE VEE LA ALIDA EPONDE A UN FF T
EJECICIO 3 EGITO Y LATCHE DE VAIO BIT
EJECICIO - 4 EGITO DE 8 BIT